北京
華為分享麒麟2026工程數據，重點介紹LogicFolding架構及能效大幅提升。
華為技術有限公司披露了即將推出的麒麟2026智能手機處理器的工程數據，聲稱在未采用更先進制造工藝或依賴極紫外（EUV）光刻技術的情況下，在晶體管密度和能效方面取得了重大提升。
該公司表示，預計今年晚些時候為其下一代旗艦Mate系列手機提供動力的麒麟2026，在與去年推出的麒麟9030 Pro使用相同制程節點的情況下，晶體管密度提升了55%。這些數據在一份更新的論文中披露，該論文擴充了華為今年早些時候推出的芯片設計方法——“Tau縮放定律”。
根據該論文，麒麟2026在提供與麒麟9030 Pro相同性能水平的同時，功耗降低了41%。在華氏77度（約25攝氏度）和0.9伏電壓的工作條件下，該芯片的功率密度也錄得5.6%的下降。
華為并未依賴縮小晶體管尺寸，而是將這些提升歸功于其LogicFolding架構。該架構通過重新組織邏輯電路的物理布局，來改善信號在芯片上的傳輸。
邏輯布局重新設計
據報道，華為科學家委員會主席兼半導體業務部總裁何庭波寫道，這些提升“并非通過新的光刻步驟實現的，而是通過對邏輯空間分布進行拓撲重組實現的”。
華為表示，雙層LogicFolding設計將導線長度縮短了30%，從而減少了電信號的傳輸距離；同時還將時鐘緩沖器數量減少超過50%，將時鐘偏差降低25%，改善了處理器不同部分之間的通信。
該公司認為，這些改進無需采用新的制造節點，就能實現更高的晶體管密度和更低的功耗。傳統上，類似的密度提升需要通過將晶體管物理尺寸縮小，并經歷數年的制程微縮。
華為將Tau縮放定律作為摩爾定律的替代方案。摩爾定律數十年來一直通過在同一芯片面積內容納更多晶體管來推動半導體進步，而Tau縮放定律則強調縮短數據在處理器內部的傳輸時間，而非主要聚焦晶體管微縮。
路線圖延伸
華為表示，預計未來十年，LogicFolding將從目前的雙層實現演進到三層、四層及多層芯片設計。何庭波寫道：“在未來十年，LogicFolding預計將從局部關鍵路徑折疊，發展為全面的多層折疊——每個封裝內集成三個、四個乃至更多有源層。”
該公司還概述了一份路線圖，有望將麒麟系列處理器的CPU核心頻率在今年提升至3.1 GHz，到2029年達到4 GHz。何庭波寫道：“該路線圖是可行的，并且在成本方面經濟上也是可行的。”
華為承認，將這一概念轉化為商業現實需要克服制造方面的挑戰，包括散熱和良率問題。該公司還呼吁更廣泛的行業合作，以開發支撐Tau縮放方法所需的工具、標準、基準測試及制造技術。
該研究發表在ChinaXiv上，這是一個發布尚未經過同行評審的科研論文平臺。
如果朋友們喜歡，敬請關注“知新了了”！
特別聲明：以上內容(如有圖片或視頻亦包括在內)為自媒體平臺“網易號”用戶上傳并發布，本平臺僅提供信息存儲服務。
Notice: The content above (including the pictures and videos if any) is uploaded and posted by a user of NetEase Hao, which is a social media platform and only provides information storage services.
