華為更新韜定律論文！

• 克雷西 發自 凹非寺
  量子位 | 公眾號 QbitAI

華為那篇韜定律論文，更新了。

論文在原有的理論框架上，加了不少工程細節、實測數據和產品規劃。

摘要里一句籠統的「性能提升41%」，換成了一張跟友商基線正面對照的實驗數據表，電壓、頻率、功耗、面積擺在一起，誰高誰低一目了然。

原來一句話帶過的技術選型，也被拆開講清楚，為什么放棄了精度更高的那條路線，選了現在這條更成熟的路子。

還有散熱這道工程難題，也第一次被攤開來講。

從摩爾定律到τ scaling

我們先回顧一下華為的韜定律說了些什么。

一言蔽之，韜定律是摩爾定律的“時間版”。

摩爾定律信的是晶體管越做越小，密度大約每兩年翻一倍。

但隨著制程不斷升級，光靠縮小尺寸換性能這條路幾乎已經走平了。

韜定律則是換了一把尺子，不再比誰的晶體管小，改成比誰的時間常數τ更短。

時間常數是個工程概念，說的是一個系統對一次輸入變化做出響應、達到穩定狀態需要花的那段特征時間，電路里常指電壓或電流從觸發到基本穩定所用的時長。

論文給出的正式分解是，τ由晶體管層、電路層、芯片層、系統層四個部分疊加而成，跨度約十二個數量級，從皮秒級一路鋪到秒級。

晶體管開關快一點，是τ在變短；電路里信號少繞一段路，縮短的也是這個τ；芯片答復一次請求快一拍，起作用的還是它。

誰能把τ壓得更短，誰就贏。

論文給了兩個已經量產驗證的案例。

第一個案例在手機芯片上，一整臺手機的性能全壓在一顆SoC芯片上，沒有多機并行能救場。

論文提出的方法叫LogicFolding。

其官方定義是把數字、模擬、存儲電路劃分到垂直堆疊的有源層上，用超精細鍵合連起來。

落到工程上，就是原來攤在一層的電路，現在能立體地疊起來。

走線短了，寄生電阻電容跟著降，同樣的制程節點，芯片能跑得更快、更省電。

華為拿一顆新一代手機芯片和上一代同工藝的芯片直接對比，晶體管密度一代之內從155提升到238百萬顆每平方毫米。

這個跨度過去得靠三年的制程迭代才能換來。

第二個案例則是在AI數據中心。

AI系統跟手機正好相反，一顆芯片不用扛下所有，有成百上千顆芯片湊在一起干一件事。

這時候拖后腿的，從單芯片算力本身，變成了數據跑在芯片之間、機柜之間的時間。

論文測算，一個大型AI集群超過八成的能耗花在了數據搬運上，超過七成的成本花在了數據存儲上。

為了壓這段時間，論文一口氣祭出三件套。

第一件叫Unified Bus，論文給它的定位是內存語義、點對點、硬件管理一致性的統一互聯協議。

做法上，是把原來層層轉換的通信棧簡化成一條直連的高速通道，跨節點訪問延遲從幾十微秒壓到了大約100納秒。

第二件叫Hi-ONE，全稱高密度光互聯節點引擎，官方指標是每個模塊8Tb/s帶寬。

傳統的電互聯，一旦沖到多Tb/s級別，電信號能傳輸的距離既會驟減，配套線纜也粗到裝不進機柜，散熱和供電的余量同時被占滿。

Hi-ONE把電信號換成光信號，所需的傳輸距離從大約100厘米壓縮到5厘米，支持的連接距離則從不到一米拉長到了100米。

設計思路上，Hi-ONE沒有用高精度但耗電的DSP方案，選的是更輕的模擬均衡驅動和跨阻放大器。

這種做法的代價是協議要容忍更松的誤碼率，但綜合評估下來，所節省的功耗和成本，比多出來的誤碼率損失劃算得多。

第三件叫3D Folding，解決的是論文里說的N平方對N困境。

把芯片的邊長記作N，算力跟芯片面積成正比，也就是隨著N呈平方增長。

內存帶寬、互聯和供電這些信號，都得從芯片邊緣進出，邊緣的周長只跟N成正比，也就是線性增長。

結果就是，芯片越做越大，算力漲得更快，邊緣能承載的帶寬和供電卻很慢，兩條曲線越拉越遠。

3D Folding的解法，是把原來只能擠在芯片邊緣的存儲、供電、光模塊，搬到芯片表面上。

邊緣空間不夠用，那就往表面找地方，算力漲得快、邊緣帶寬跟不上的老問題，這樣就解決了。

韜定律，有了更多細節

新發布的第二版論文，相比第一版有什么變化呢？

一個實質之外的修改是，前面看到的圖片，都是新版本論文才增補上去的。

接下來看具體內容 。

摘要里有一句「性能提升41%」的說法，籠統地說功耗效率提升了41%，最大頻率也提升了將近13%。

兩件事混在一句話里說，聽著像是白撿的好處，新版則把這兩件事拆開，講清楚了各自的測試條件。

• 頻率提升13%，測的時候電壓固定不變，這部分靠的是實打實的性能進步。
• 功耗降低41%，用的是論文里說的同等性能對比法，把新一代芯片的電壓往下調，調到跟上一代芯片打平性能的那個點，再看功耗能省多少。

落到數字上，這時候功耗降到了老芯片的0.59倍，芯片面積降到了0.625倍。

兩種實驗條件被分開講清楚，讀者能自己判斷這個數字到底衡量的是什么。

數字講清楚之后，緊跟著要回答的是，這些數字從哪來。

所以，新版論文也把技術選型那部分補得更細了。

LogicFolding能不能把好處兌現，關鍵在一個論文里叫齒比的參數，指的是鍵合層間距和頂層金屬布線間距的比值，單位在微米級別，越低越好。

鍵合層間距，說的是把兩片硅片粘在一起的那些連接點之間挨得有多近；頂層金屬布線間距，說的是芯片本身最上面那層走線之間的距離。

新版解釋了這個比值為什么重要。

鍵合間距如果比頂層金屬稀疏很多，設計空間只能是離散優化，芯片只能按功能模塊整塊分配，工程師手動劃邊界，是一塊一塊地切。

鍵合間距做得足夠密之后，設計空間從離散變成了連續優化，可以按邏輯單元這種更細的粒度重新分配電路，從整塊切變成按最小單位精細分配，理論上能做到全局最優。

把電路立體地疊起來，業內常見的做法分兩條路。

第一條叫做順序式3D集成，做法是在同一片晶圓上一層一層直接生長晶體管，精度理論上最高。

新版論文中提到，這條路最終被華為放棄了，原因是良率撐不住。

具體來說，上面每多長一層，下面那層就要再經歷一輪高溫工藝，反復的高溫會讓底層晶體管的摻雜分布跑偏、載流子遷移率下降，性能跟著掉。

華為選的是另一條更成熟的路——晶圓到晶圓混合鍵合。

其做法是把兩片已經各自單獨造好晶體管的晶圓，對準之后直接粘在一起，鍵合面上金屬焊盤對金屬焊盤、介質對介質同時鍵合，再打穿硅通孔把上下兩層電路連通。

兩片晶圓各自獨立完成制造，不用像順序式3D那樣互相遷就對方的高溫工序，良率因此能做上去。

選了這條路，代價也跟著來了——散熱。這個問題同樣是新版第一次正面提及。

走線短了是好處，熱量跟著疊在一起則是代價，中間那層的散熱路徑比平鋪時候長得多。

新版給出的應對辦法，叫熱感知分區和布局。

具體做法是，在劃分哪塊電路放哪一層之前，先算一遍每個模塊的功耗熱圖，功耗高的模塊盡量不疊在一起，垂直方向上也不讓幾個高功耗子系統緊挨著，把熱源在三維空間里主動錯開。

不過這個辦法目前也只能緩解，不能根治，散熱問題本身還沒解決，新版只是把它擺到了臺面上。

最后，論文依然落在了第一版的判斷上——過去五十年，行業進步靠的是把晶體管做小，接下來十年，進步要靠把響應時間壓短。

論文地址：
https://chinaxiv.org/abs/202605.00224