華為更新“韜定律”，麒麟2026芯片參數首度公開

2026年7月3日，華為公司董事、半導體業務部總裁何庭波在中國科學院科技論文預發布平臺ChinaXiv上更新發表了《面向多層級電子系統的時間縮微理論》V2版本。

距她5月25日在2026國際電路與系統研討會上首次發表“韜（τ）定律”，過去了僅僅39天。

然而，這39天之間的跨越，遠非時間本身所能衡量。如果說V1版本是一份理論宣言——回答“什么是韜定律”，那么V2版本則是一次工程實證——用量產芯片的實測數據回答“韜定律是否可行”。

而作為這份實證答卷的核心證據，麒麟2026芯片的參數首度公開，讓全球半導體產業第一次以數據化的方式，目睹了一條不同于摩爾定律的全新路徑正在成為現實。

“韜定律”的核心邏輯

理解V2論文的分量，首先需要理解“韜定律”究竟在說什么。

六十年來，摩爾定律驅動的“幾何縮微”一直是半導體產業的金科玉律——每隔十八個月，晶體管縮小，頻率提升，每邏輯門成本下降。但這一產業契約在7nm節點之后已不再成立：純粹尺寸縮小帶來的回報趨于平緩，前沿芯片設計預算已超過每顆芯片十億美元，最先進制程節點的每晶體管成本不再下降。

面對這一困局，何庭波在論文中提出了一個根本性的問題轉換：產業的核心問題不再是“晶體管還能縮小多少？”，而是“應該縮微什么，以及針對什么目標？”

韜定律的回答是：以“時間縮微”（time scaling）替代“幾何縮微”（geometric scaling）——將單一的特征時間常數τ作為橫跨十二個數量級（從晶體管開關切換到數據中心工作負載）的統一優化目標。通俗而言，芯片性能提升的本質不是晶體管變得更小，而是數據跑得更快。

實現這一目標的核心技術是“邏輯折疊”（LogicFolding）——將數字、模擬和存儲電路分配到垂直堆疊的有源層中，從單層平面設計改為縱向多層堆疊，壓縮信號在芯片各層級中的傳播時間。這就像在一個擁擠的城市中，不是拼命壓縮每個街區的面積，而是將部分功能區“疊”到另一層上面，通過垂直方向的“電梯”實現快速直達。

從框架到實證的V2版本

相比于今年5月發布的V1版本，V2論文在理論體系、工程實證和未來規劃三個層面實現了實質性的跨越。

在理論架構方面，V2將原有論述擴展為八個章節的完整體系，并新增了τ分層時空模型、LogicFolding架構、鍵合界面截面、Unified Bus互連架構以及Hi-ONE光引擎等核心技術的原理示意圖與實物剖面圖，使理論框架更加嚴密而具體。

尤為關鍵的是，論文首次引入了“齒比”這一工程定義——即混合鍵合連接間距與芯片頂層金屬線路間距的比值，它直接決定了邏輯折疊的設計顆粒度，為后續工程實踐提供了可量化的設計準則。

與此同時，V2版本的最大亮點在于首次披露了基于量產芯片的實測數據。論文以麒麟2026與上一代麒麟9030 Pro的等性能對比為實證案例，用翔實的數據證明了邏輯折疊在相同工藝節點下帶來的晶體管密度、功耗、面積和主頻等指標的顯著躍升，從而將韜定律從理論假設推向了工程驗證的堅實地面。

此外，論文還細化了全場景技術演進路線圖，首次對外公開了未來四代麒麟處理器和昇騰AI芯片的具體性能目標，并將技術規劃從2029年延伸至2031年，為產業界提供了清晰的可預期路徑。

可以說，V2版本不再是單純的理論宣言，而是一份融合了設計方法論、工程實現與中長期戰略的完整技術白皮書。

麒麟2026，首顆“韜芯片”的實證答卷

V2論文中最受矚目的，無疑是麒麟2026芯片的實測數據首度公開。這顆預計命名為麒麟9050 Pro的芯片，是業界首款大規模落地邏輯折疊技術的消費級旗艦芯片。

架構層面，麒麟2026采用9核14線程架構，包含一顆主頻2.75GHz的超大核、四顆主頻2.27GHz的性能大核、四顆主頻1.72GHz的能效小核，并集成6核配置的馬良935圖形處理器，關鍵參數的跨越式提升尤為驚人。

這些數據的含金量遠超過單純的紙面參數對比。最關鍵的一點是，所有性能增益都來自系統級的時間縮微優化，完全基于同一成熟器件節點完成，沒有借助任何先進制程的紅利。

晶體管密度一代之內從155提升到238 MTr/mm2，這個跨度過去得靠三年的制程迭代才能換來。等效跳過3年傳統制程微縮——這在當前先進制程全面封鎖的現實困境下，具有突破性意義。

更難得的是，麒麟2026的功率密度還做到了比基準芯片更優的水平（歸一化功率密度降至0.944），熱管理的壓力反而比同制程的傳統平面芯片更小，直接打消了業界此前對多層堆疊散熱失控的普遍顧慮。

芯片面積縮小37.5%，既能給電池、其他功能模組留出更多空間，也能有效降低單顆芯片的晶圓制造成本。

何庭波在接受采訪時強調，2026年秋季華為要發布新的麒麟手機芯片，這是第一個完整的"韜芯片"，相比2025年的提升是"跳躍性"的。她在論文中說明，當前方案仍然保守：混合鍵合間距為1.5微米，折疊只應用于部分關鍵路徑，沒有覆蓋整顆芯片。換句話說，目前的實測數據可能還沒有反映邏輯折疊的全部潛力。

從2026到2031的“加速度”

V2論文還首次以半官方公開數據的形式，披露了麒麟芯片的長期迭代路線圖。

此前三年（2023-2025），麒麟系列采用傳統平面架構，CPU性能核心主頻從2.6GHz到2.75GHz，三年累計提升不到6%。而從麒麟2026開始轉向邏輯折疊后，主頻單代即從2.75GHz躍升至3.1GHz，漲幅超過12%。

根據論文披露的規劃，麒麟2026、2027、2028和2029四代處理器的主頻將依次提升到3.1GHz、3.39GHz、3.71GHz和4GHz。到2030年目標密度292 MTr/mm2、主頻4.3GHz；2031年目標密度突破400 MTr/mm2、主頻5GHz。何庭波曾在5月的演講中提到，400 MTr/mm2的密度水平將達到1.4納米制程的同等水平。

何庭波將此形容為“加速度”式的演進。她說：“未來5年到10年，我們有信心在'韜定律'下穩步前進。這個'加速度'可以跟另外一條路徑相比，不會越來越遠，只會越來越好?！?/p>

一條“無EUV之路”

在摩爾定律步履蹣跚、先進制程成本飆升至單顆芯片數億美元的今天，韜定律及其在麒麟2026上的實證，為全球半導體產業勾勒出一條截然不同的演進軌跡。

它不依賴更精尖的光刻設備，不追逐幾何尺寸的極致壓縮，而是通過“時間縮微”與垂直折疊，在相同工藝節點下實現了晶體管密度、能效與主頻的跨越式提升。這條路的意義，對于面臨先進設備獲取限制的企業而言尤為深遠——它證明，架構創新的潛力遠未被窮盡，而“無EUV”同樣可以驅動性能代際躍升。

當然，這條路徑并非坦途。高密度堆疊帶來的散熱難題、齒比從1.5微米向亞微米級逼近的工藝挑戰，以及多層級折疊從局部到全局的工程跨越，都需要整個產業鏈協同攻堅。但麒麟2026的實測數據已經表明，方向是可行的，增益是真實的。

何庭波在論文中給出的未來五年路線圖，更讓這條“無EUV之路”具備了可預期的技術節奏。當一家中國企業從理論定義走向工程實證，并在全球頂級學術平臺上公開自己的方法論與量產數據，這不僅是華為的自我破局，更是后摩爾時代半導體多樣性探索的一次重要宣言——規則的書寫者，從來不該只有一方。

>End

本文轉載自“電腦報少年派”，原標題《華為更新“韜定律”，麒麟2026芯片參數首度公開》。

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