華為韜定律引外媒熱議：被全面封鎖之后，中國企業索性重開一條路

前沿導讀

據《觀察者網》新聞指出，華為韜定律發布之后，引起了國外媒體的熱議。英國路透社、美國NBC等媒體均在報道中指出，中國企業正在探索一條可以繞開美國技術封鎖，并且擺脫此前依賴于西方半導體產業鏈的自主技術路徑。這種重構一條發展路徑的想法，讓美國半導體產業進一步感到擔憂。

發展思路

據《華爾街日報中文網》發布的報道指出，華為官方為基于韜定律設計的芯片制定規劃，預計2031年在芯片設計上面追平美國英特爾，這是中國科技巨頭為克服美國在半導體技術上進行限制所做出的最新努力。如果華為能夠成功量產此類芯片，那么這將顛覆行業內已經存在的普遍觀念。

華為官方在大會上面所制定的目標是爭取到2031年，讓麒麟芯片基于韜定律所衍生的邏輯折疊技術，實現等效1.4nm制程工藝的水平。

1.4nm工藝對應了臺積電的A14工藝，以及英特爾的14A工藝。

根據臺積電官方披露的資料顯示，臺積電的A14工藝在同等功耗下，要比2nm提升15%的速度。或者是在相同速度下，降低30%的功率，同時其邏輯密度增加超過20%。A14工藝的芯片將會在2028年生產，并且在2029年推出性能更高的超頻版。由于第二代EUV的價格太高，臺積電暫不采購第二代EUV制造芯片。

而英特爾的14A工藝更為激進，不但采用了ASML制造的第二代EUV，而且還采用了晶圓背面供電技術。

相比現在已經量產的18A工藝，14A將會把晶體管密度提升升1.3倍，能效改善幅度達15%-20%。在相同性能的表現下，功耗可降低25%-35%。搭載14A工藝的英特爾芯片，預計2028年進行風險試產，2029年進入規模化量產。

韓國三星也正在布局1.4nm工藝，并且也與英特爾一樣采購了ASML的第二代EUV，官方宣布預計2029年實現芯片量產。

無論是代工龍頭臺積電，還是英特爾和三星，全部用上了EUV光刻機，未來的芯片制造全都是基于EUV的技術產業鏈，并且量產時間都定在了2029年。

這種激烈的技術追趕，已經將全球先進半導體制造技術變成了三家寡頭競爭的格局。EUV的出口管制，也把中國企業堵在了傳統路徑下（摩爾定律），先進制造技術的門口。

華為提出的韜定律，則是相當于開辟了一條全新的發展路徑，并且依靠韜定律，衍生出來了芯片的邏輯疊加技術。這種新路徑所衍生出來的，不會只是一個芯片的電路堆疊技術，而是基于這個技術的整個配套產業鏈。

配套產業

據《中國電子報》文章指出，在華為韜定律的引導下，國內EDA軟件、晶圓代工、制造設備是受影響最大的三個環節。

韜定律將轉向3D堆疊技術和分層的電路設計，需要國內EDA軟件進行匹配，北京大學團隊是最早宣布要基于韜定律去開發配套的國產EDA軟件。

據北京大學集成電路學院發布的官方新聞顯示，華為基于韜定律開發的邏輯折疊技術，并非與傳統的3D堆疊技術一樣，而是在最基礎的設計層面，將同一模塊內部的邏輯細化到標準單元級，分布到垂直堆疊的多層晶圓上，通過混合鍵合等技術在垂直方向上打通關鍵路徑，類似于3D NAND閃存的垂直堆疊方法。

此前AMD開發的3D V-Cache，是通過硅通孔及封裝技術將額外的緩存疊加在計算單元上，以此來降低CPU的訪問延遲，提升游戲幀率。該技術雖然確實可以降低訪問延遲，提升CPU的運行效率，但是發熱也更加明顯。

于是AMD開發了第二代3D V-Cache技術，將堆疊的緩存移動至計算單元下方，讓其可以直接使用散熱器，這才讓3D堆疊的CPU呈現出一個較為良好的使用體驗。

AMD的3D V-Cache，與華為的邏輯堆疊只能說核心思路是一樣的。都是通過堆疊的方法，縮短芯片內部各元器件之間信息交互的速度。

但是華為的邏輯堆疊在最初的設計層面就開始動刀，將關鍵邏輯門的電路垂直拆分到多層有源硅層，屬于電路架構級別的重新設計。AMD所做的事情則是在CPU完成基礎設計之后，在存儲層額外進行緩存的疊加。思路一樣，但是實際執行的方法完全不同。

設計層面進行了改變，后續的制造設備和晶圓代工技術也要進行改變，這給了國產供應鏈體系一個全新的發展路徑。

《中國電子報》在文章中還重點分析了國內外對于華為韜定律的發展態度，國內企業對于韜定律大多比較積極，而臺積電等先進制程技術的龍頭持保守態度。海外企業則是認為韜定律需要重構一整套技術工程，難度較大，涉及到精密設備的技術匹配，暫時不會盲目跟隨。

并且海外芯片企業可以獲得ASML提供的先進光刻機設備，可以繼續走微縮晶體管的傳統路徑，沒必要去跟中國企業一樣走韜定律的發展路徑。