華為的“韜定律”，秋天才能見分曉

華為海思掌門人何庭波，上一次公開露面，是2019年那封公開信，六年沉寂，她帶著“韜定律”回來了。

什么是“韜定律”。

摩爾定律的核心是幾何縮微，把晶體管刻得越來越小，同樣面積塞進更多器件。從5納米走到3納米，再從3納米走向2納米，每一步都像在針尖上雕花，越走越貴，越走越難。

“韜定律”換了個玩法，它用希臘字母τ（時間常數τ=RC）命名，優化目標不再是面積，而是時間。

把芯片比作一座城市，傳統做法是不斷縮小每家每戶的占地面積，好在有限地盤上塞進更多人。華為的做法是，不縮房子了，改蓋樓房，把原本平鋪的邏輯電路折疊成雙層甚至多層，用“電梯”（垂直互連）取代“馬路”（平面走線）。

信號不用繞大半個城市，上下樓就到，傳輸時延砍掉，速度就提上來了。

何庭波團隊公布的數據：通過邏輯折疊技術，時鐘buffer減少50%，布線長度縮短30%，晶體管密度從155 MTr/mm2提升到238 MTr/mm2，在制程落后于麒麟9000的情況下，新芯片性能反而提升了60%以上。

臺積電的SoIC、Intel的Foveros也在做3D堆疊。華為的不同在于，它把邏輯芯片從2D平鋪變成了真正的3D折疊，而且是多層邏輯堆疊，不光是存算分離或緩存堆疊。

這個方向在學術界不算新鮮，工業界卻很少有玩家敢全面押注，因為太難。

華為為什么要走這條路？答案就兩個字，卡脖。

EUV光刻機拿不到，先進制程代工被封死，傳統摩爾定律這條路上，沒有出路，華為只能另找賽道。

華為過去六年量產了381款芯片，從手機到基站到AI，覆蓋全場景，這些芯片跑通了從設計到封裝的整套流程，積累了經驗、沉淀了工具、培養了人才，邏輯折疊技術不是紙上談兵，是381款芯片練出來的。

從產業全局看，韜定律給出了一條“去EUV化”的技術路線，如果這條路走通，中國芯片產業將不再全部押在光刻機突破，在成熟制程上通過架構創新實現性能躍升，成本可控，節奏可控，供應鏈也可控。

何庭波表示，基于韜定律的芯片晶體管密度，預計2031年將達到1.4納米等效水平。

“等效”的意思，不是真的造出了1.4納米制程，是在性能上達到了那個量級。

輿情分裂成兩個陣營。

反對者說這是“排列組合中文造概念”，3D邏輯堆疊在學術界和工業界再常見不過，生造一個“韜定律”純屬營銷話術。有人質疑良率：“上下兩層邏輯晶圓做混合鍵合，缺陷率極高，一片高性能芯片報廢就是幾十萬美元”，更有人扒出先進封裝設備依賴荷蘭BESI，華為拿不到，質疑落地能力。

支持者搬出新華社和人民日報的背書，指出何庭波本人發表了論文可查。有人算了下，麒麟9030Pro用落后制程實現了比麒麟9000更高的性能，說明優化空間真實存在，不能因為看不懂，就說人家造假。

中國科技公司開始定義規則，外界的態度會撕裂，有人認為這是民族自信的體現，有人覺得這是拿PR當技術。

拋開PR，從純工程角度看，韜定律要量產要做到以下三點。

一是良率，邏輯芯片的缺陷密度遠高于存儲芯片，把兩層甚至多層邏輯晶圓堆疊在一起，只要一層有微小缺陷，整顆芯片直接報廢，成本曲線極其陡峭。

二是散熱，邏輯電路是發熱大戶，把高速計算核心疊在一起，中間層的熱量根本傳不出來。互連時延降下來了，散熱問題導致的降頻會讓性能收益打水漂。

三是供電，頂層電流必須通過底層TSV傳輸，3D堆疊會導致壓降問題極其嚴重，電源完整性面臨巨大挑戰。

這三個問題，任何一個處理不好，邏輯折疊就可能只是一個概念，華為能否量產，秋天見分曉。

臺積電有CoWoS和SoIC，Intel有EMIB和Foveros，ASE有VIPack。每一家都在搭建自己的技術敘事體系，華為需要一套屬于自己的話語，來整合本土供應鏈，引導投資方向，凝聚產業鏈共識。

在國內產業鏈高度整合的背景下，一個宏大且帶有哲學色彩的名字（“韜”既對應τ，又暗合韜光養晦），更容易在政治、資本和供應鏈層面形成號召力。

從結果看，A股半導體板塊已經掀起了概念股漲停潮。

何庭波有一句話，值得玩味：“我們新芯片的性能完全可以持續對標另外一條路徑。”

“另外一條路徑”就是摩爾定律。

這不是華為第一次走別人沒走過的路。當年3G時代的“分布式基站”、4G時代的“全頻段射頻”、5G時代的“極化碼”，每次都有嘲諷。

韜定律是真突破還是新畫餅，看秋天的Mate 90系列。

如果麒麟9050在AI算力、游戲性能、能效比上真正匹敵同期高通和蘋果，那是中國半導體第一次用自主定義的理論、自主設計的架構、自主可控的供應鏈，向全球頂級性能發起正面沖鋒。

如果不行，那又是一次光刻廠式的鬧劇。

沒有中間狀態。