挑戰HBM，英特爾推出全新XBM內存專利

核心改動在于DRAM晶體管架構與互聯接口。

隨著AI芯片需求暴增，現有的HBM面臨缺貨、價格高昂及高功耗等挑戰，業界甚至開始尋求LPDDR做為替代方案。英特爾最新曝光了新專利XBM，目標在未來取代HBM4，并期望通過更低的成本與更高的帶寬來解決現有瓶頸。該技術預計將與英特爾的另一項ZAM（Z-Angle Memory）技術同步，瞄準2030年之后的商業化市場。

這份專利最早于2024年12月26日提交，其中介紹了英特爾命名為XBM（cross-batch memory，跨批次內存）的技術。該方案屬于“集成后段晶體管的超高帶寬內存”，設計目標是封裝尺寸與HBM4持平；同時舍棄傳統DRAM及其超寬并行接口，改用后段制程（BEOL）薄膜晶體管與串行通用芯粒互聯標準UCIe鏈路。

英特爾這套內存堆疊架構取消成本高昂的硅中介層、縮小封裝體積，還內置硬件缺陷修復機制，以此解決傳統HBM組裝成本居高不下的痛點。

圖中展示堆疊內存裸片（編號104）與邏輯裸片（編號106）搭載在中介層上

專利文件詳細說明了多層內存裸片堆疊結構：每顆裸片內部采用后段工藝制備1T1C（單晶體管單電容）DRAM存儲單元，依靠硅通孔（TSV）溝槽通道與雙面高帶寬互聯（HBI）實現層間互連。英特爾設計單顆裸片容量約1.5GB，內部包含768個數據塊，按32行×24列陣列排布，整體劃分為8個通道，每個通道下設8條子通道；基礎堆疊層數為8層，最高可擴展至16層。數據經速率32GT/s（吉傳輸/秒）的UCIe串行I/O組從堆疊層輸出，統一由基底裸片完成轉發。

想要理解英特爾的技術革新，需要先厘清傳統HBM的工作邏輯：傳統HBM將多顆DRAM裸片垂直堆疊在基底邏輯裸片上，通過TSV實現層間導通，并借助硅中介層、千比特級超寬并行總線與處理器通信，單堆疊位寬可達1024bit。超大位寬是HBM實現高帶寬的核心，但也推高封裝難度與擴容成本——所有信號線都必須穿過內存與計算裸片之間的中介層完成布線。當前AI加速器算力提升速度遠超內存的數據供給速度，“內存墻”成為限制芯片性能的核心短板，這也是各大頭部芯片廠商紛紛優化內存接口與堆疊結構，而非單純迭代計算邏輯的原因。

XBM架構第一大核心革新在于存儲單元制程結構。傳統DRAM單元制作于前段制程（FEOL），也就是常規晶體管的基底硅層；XBM則把1T1C存儲單元轉移至晶體管上方、由金屬層與通孔構成的后段制程區域，采用薄膜晶體管實現存儲。在后段制備存儲單元，讓英特爾能夠將裸片分割為大量可獨立尋址的小型存儲塊，這也延續了英特爾長期推進的“內存疊放邏輯電路”技術路線。

圖中展示多層裸片對齊的數據塊與貫穿各層的TSV硅通孔

第二項關鍵革新是數據交互接口。XBM摒棄HBM的寬并行物理層（PHY），將數據串行傳輸至速率32GT/s的UCIe總線組，由基底裸片統一完成串并轉換，并把全部輸入輸出信號路由至計算裸片。采用標準化芯粒互聯協議，讓該架構原生適配芯粒設計；英特爾表示，對比依賴中介層的傳統HBM堆疊方案，XBM封裝流程更簡單、綜合成本更低。但該設計存在取舍：32GT/s已是當前UCIe規范的速率上限，接口不存在額外性能冗余空間。

英特爾還大幅強化架構的故障修復能力：基底裸片集成專用備用通道、內置自修復電路（BISR）、解碼與調試邏輯，同時配備4條子通道冗余存儲陣列，可靈活替補上層裸片出現故障的存儲單元。這套組裝完成后的修復機制，用于提升高層數內存堆疊的量產良率。

基底裸片布局圖，標注有UCIe模塊、內置自修復/解碼/調試區域以及用于故障修復的備用通道。

這份專利文件很大篇幅并未圍繞存儲單元本身展開，而是重點闡述裸片的封裝搭載方案。英特爾詳細介紹了封裝層疊內存（MoP）與“反向懸伸”結構，目的是降低堆疊結構的Z軸高度——傳統封裝層疊內存結構會增加300至350微米厚度；同時該方案省去以往用于控制翹曲變形的加固板，并且可由電壓調節器直接為DRAM供電。這也是其宣稱“封裝體積更小、成本更低”的核心技術支撐。

圖中SoC模組兩側排布多層內存裸片堆疊結構

切勿將XBM與ZAM（Z-AngleMemory，Z軸角度內存）混淆，后者是英特爾與軟銀旗下子公司SAIMEMORY聯合研發的架構，計劃在2026年超大規模集成電路研討會上發布。ZAM的創新點在于鍵合工藝：采用熔融鍵合工藝堆疊九層傳統DRAM，層間硅片厚度僅約3微米；據悉其帶寬密度目標為HBM4的兩倍，預計2029年實現商用。與之不同，XBM為英特爾獨立申報專利，核心改動在于DRAM晶體管架構與互聯接口。兩項技術并行推進，說明英特爾至少布局了兩套差異化HBM替代方案，對于1968年以存儲器業務起家的英特爾而言，這樣的研發布局符合其發展思路。

和絕大多數專利方案一樣，這套英特爾全新HBM架構存在諸多不確定性。該專利早在18個月前就已提交，目前暫無對應產品與量產路線圖，僅代表企業研發構想，并非即將上市的成品。UCIe接口速率已觸及標準上限；后段晶體管DRAM尚未經過大規模量產驗證；整套方案還需要在性能、成本上對比HBM4E以及自家ZAM技術的時間線，證明自身具備商業化價值。

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