華為韜定律刷屏：它不是憑空造出新技術，是中國芯片有了新路線

最近兩天，華為“韜定律”突然大量刷屏。

很多人的第一反應是：華為又搞出什么新技術了？甚至有些評論直接說，華為要用“韜定律”取代“摩爾定律”，中國芯片要彎道超車了。

這個說法有點過了，容易誤導人。筆者認為，要正視差距，才能追上差距。

韜定律很厲害，但不是華為憑空發明了一套新技術，它是把一批已經存在的技術方向，重新整合成了中國芯片能夠繼續往前走的技術路線。

01、摩爾定律是什么，為什么它“快撐不住了”

要搞懂韜定律，先得知道摩爾定律是什么。

簡單說，摩爾定律是英特爾聯合創始人戈登·摩爾在1965年提出的一個觀察：集成電路上可容納的晶體管數量會周期性增長，后來常被概括為大約每18至24個月翻一倍。

過去半個多世紀，整個半導體行業基本就是沿著這條規律往前跑。手機越來越快，電腦越來越薄，數據中心算力越來越強，背后都有它的功勞。

但近些年，晶體管已經小到接近物理極限，再往下做，漏電問題、工藝難度、良率控制、制造成本，每一關都越來越貴、越來越難。臺積電、三星、英特爾都還在繼續往前走，但每一步都要付出更大代價。

所以，當“把晶體管做得更小”這條路越走越窄，芯片還能從哪里繼續進步？

02、華為：研究縮短“時間”

5月25日，在上海舉行的 IEEE 國際電路與系統研討會 ISCAS 2026 上，華為半導體業務部總裁何庭波發表《半導體新路徑探索與實踐》演講，提出“韜（τ）定律”。

它的核心邏輯，用大白話說就是：不再死磕晶體管做得多小，而是轉向去研究信號在芯片里跑得有多快、數據等待的時間怎么縮短。

專業術語叫“以時間τ縮微替代幾何縮微”。τ是希臘字母，在電路系統里常用來描述信號變化、傳播和響應的時間特征。

過去，芯片進步的標準是：晶體管從7nm做到5nm、再到3nm，幾何尺寸不斷縮小。

華為現在說，既然制程這條路走不通，就讓芯片內部數據傳輸的延遲更短、各模塊之間配合更默契，整體性能同樣可以繼續提升。

具體來說，華為提出了幾個方向：邏輯折疊，縮短信號路徑；光互連，提高數據傳輸效率；統一總線，讓芯片各部分之間的溝通更順暢。

這些技術，統一來看，就是要讓芯片里的“堵車”少一點，“等紅燈”短一點。

03、這些技術早有人做，華為為什么引發關注？

說到這里，不少業內人士會說：這不就是先進封裝、芯片疊層、異構集成，不早就是全球大方向了嗎？

確實。臺積電早就在推 CoWoS、SoIC、InFO 等先進封裝與3D集成方案，用于高性能計算和異構集成；英特爾也長期推進 Foveros、EMIB 等多芯片集成技術。這不是什么新鮮事。

臺積電官方介紹中，3DFabric 就是面向高性能計算的前后端系統級集成方案，SoIC 支持 chiplet 集成，CoWoS 則用于高性能計算先進封裝。

但關鍵的區別是，對臺積電、英特爾、英偉達來說，先進封裝是先進制程之外的“加分項”。它們本身還在繼續沖2nm、1.4nm，封裝和系統集成是錦上添花。

對華為來說，情況完全不同。

2019年之后，華為受到美國制裁，獲取先進芯片制造工具和依賴全球先進代工體系的能力受到限制。媒體報道也提到，莓國出口管制限制了中國企業獲取最先進芯片制造工具，尤其是先進節點所需設備。

在這個背景下，先進封裝、系統集成、邏輯折疊這些方向，不再只是錦上添花，成為了必選項。

華為這次發布韜定律，等于是公開宣布：在先進制程受限之后，中國芯片不能只圍著“幾納米”打轉，還要在系統效率這條路上繼續找增量。

所以華為這次不是單純的技術突破宣言，其實是關于技術路線轉向的宣言。這才是它引發廣泛關注的真正原因。

更難得的是，華為的理論，已經有了落地成果。華為的說法是，過去六年，其芯片部門已基于韜定律設計并量產381款芯片，應用于智能手機、AI計算等行業。

有媒體報道還稱，華為計劃在今年晚些時候推出的麒麟手機芯片，將首次采用名為 LogicFolding 的韜定律架構；這一路線也將在2030年前后應用于昇騰AI芯片和大規模AI集群。

值得一提的還有，華為董事、半導體業務部總裁何庭波明確表示：到2031年，基于該路徑的高端芯片晶體管密度將“達到1.4納米制程的同等水平”。這里他強調的是等效性能（如算力、能效、密度），并非實際制造出1.4nm節點的芯片。

中國芯片制造能力與全球領先水平之間的差距仍然客觀存在。韜定律能不能從一個技術命名變成一條被產業驗證的路線，關鍵還是看麒麟和昇騰芯片最終能拿出什么樣的性能、功耗、良率和量產成本數據。

所以，韜定律不是中國芯片一夜翻盤。這條路能不能走通，我們可以期待2026年下半年新一代麒麟芯片真正上市后的表現。