臺積電CEO：希望英特爾能成功

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在最近的會(huì)議上，人們一直在討論臺積電客戶將晶圓送到英特爾進(jìn)行封裝的事情。問題是，為什么？是因?yàn)閮r(jià)格競爭力？產(chǎn)能？還是供應(yīng)鏈多元化？在上次投資者電話會(huì)議上，有人問到了這個(gè)問題，魏哲家（CC Wei）的回答堪稱完美：

Jeff Su：我想簡單來說，在他看來，EMIB-T 正在獲得發(fā)展動(dòng)力，我們該如何看待由此帶來的競爭威脅？

CC Wei：嗯，我想說的是，我們目前的封裝產(chǎn)能非常緊張，這已經(jīng)限制了客戶的增長。我們歡迎市場上的這種額外靈活性。這將有助于臺積電前端晶圓業(yè)務(wù)的增長，而前端晶圓業(yè)務(wù)是臺積電業(yè)務(wù)的主要組成部分。根據(jù)報(bào)道，這項(xiàng)技術(shù)看起來不錯(cuò)。我們希望他們能夠成功，分擔(dān)臺積電的部分產(chǎn)能。目前，我們正在努力縮小供需差距。正如我所說，我們歡迎這種額外的選擇，它能為我的客戶提供更大的靈活性。

臺積電CoWoS和英特爾EMIB有什么區(qū)別？

臺積電CoWoS和英特爾EMIB是先進(jìn)的封裝平臺，旨在突破單片系統(tǒng)芯片（SoC）在經(jīng)濟(jì)和物理尺寸上的限制。兩者都支持在單個(gè)封裝內(nèi)異構(gòu)集成邏輯、存儲器和專用芯片，但它們采用的互連結(jié)構(gòu)截然不同。CoWoS通常在芯片下方創(chuàng)建一個(gè)寬廣的高密度互連平面，而EMIB僅在相鄰芯片需要高密度通信時(shí)才放置小型硅橋。這種架構(gòu)差異導(dǎo)致了帶寬分配、封裝尺寸、成本、散熱性能和設(shè)計(jì)方法等方面的不同。

CoWoS（芯片-晶圓-基板）是臺積電3DFabric產(chǎn)品組合的一部分，廣泛應(yīng)用于高性能計(jì)算和人工智能處理器。在CoWoS-S中，邏輯芯片和高帶寬存儲器堆疊被安裝在包含細(xì)間距布線和硅通孔的被動(dòng)硅中介層上。該中介層隨后被連接到有機(jī)封裝基板上。由于有源芯片下方的幾乎整個(gè)區(qū)域都可以進(jìn)行高密度布線，CoWoS-S支持極寬的并行接口、可預(yù)測的信號路徑以及強(qiáng)大的芯片間互連能力。臺積電表示，CoWoS-S支持的中介層最大可達(dá)約3.3個(gè)光罩（或2700平方毫米），而CoWoS-L和CoWoS-R則支持更大的系統(tǒng)。

CoWoS系列工藝比單一的硅中介層工藝更為廣泛。CoWoS-R采用多層重分布層（RDL）中介層取代了大型硅中介層，從而降低了對整片中介層硅的依賴。CoWoS-L則將基于RDL的中介層與局部硅互連元件相結(jié)合，用于需要更高布線密度的區(qū)域。這些變體使設(shè)計(jì)人員能夠在最大布線密度與封裝尺寸、成本和制造復(fù)雜性之間進(jìn)行權(quán)衡。因此，僅將EMIB與CoWoS-S進(jìn)行比較會(huì)低估臺積電的架構(gòu)靈活性。特別是CoWoS-L，它采用了局部硅結(jié)構(gòu)，部分類似于橋式封裝。CoWoS-R和CoWoS-L均在2024年之前或期間投入量產(chǎn)。

英特爾嵌入式多芯片互連橋 (EMIB) 將小型無源硅橋嵌入有機(jī)封裝基板內(nèi)。微凸點(diǎn)將相鄰芯片的邊緣連接到每個(gè)橋上的細(xì)間距布線，而傳統(tǒng)的基板走線則在其他位置傳輸?shù)兔芏刃盘枴Ｒ虼?，EMIB 避免了封裝范圍內(nèi)的硅中介層及其相關(guān)的硅通孔。英特爾將 EMIB 定位為邏輯到邏輯和邏輯到 HBM 的集成，并報(bào)告稱自 2017 年以來已實(shí)現(xiàn)大規(guī)模生產(chǎn)應(yīng)用。更新的選項(xiàng)包括 EMIB-M（集成了金屬-絕緣體-金屬電容）和 EMIB-T（在橋上添加了硅通孔以增強(qiáng)垂直連接和供電）。

從電氣角度來看，CoWoS-S 提供了最均勻的高密度布線環(huán)境。大型中介層可以將數(shù)千個(gè)短連接分配到中央加速器、多個(gè) HBM 堆疊和額外的芯片組之間，而不會(huì)將密集鏈路限制在面向橋接器的芯片邊緣。當(dāng)需要在封裝的大部分區(qū)域內(nèi)實(shí)現(xiàn)廣泛的連接時(shí)，這一特性尤為重要。連續(xù)的中介層還允許設(shè)計(jì)人員在靠近有源器件的位置集成電源分配結(jié)構(gòu)和去耦電容。

當(dāng)通信僅限于相鄰芯片之間時(shí)，EMIB 的硅片利用率更高。它能夠提供短而密集的互連，而無需在不需要細(xì)間距布線的組件下方使用中介層，從而節(jié)省硅片面積。然而，復(fù)雜的拓?fù)浣Y(jié)構(gòu)可能需要多個(gè)橋接器、精細(xì)的芯片布局規(guī)劃以及在非相鄰組件之間額外的有機(jī)襯底走線。封裝架構(gòu)必須使橋接器的位置與每個(gè)芯片的邊緣和接口精確對齊。

機(jī)械和制造方面的權(quán)衡同樣微妙。取消大型硅中介層可以減少材料用量和部分晶圓加工工序，從而使EMIB在合適的設(shè)計(jì)下具有潛在的成本和良率優(yōu)勢。其有機(jī)襯底的制造仍然十分困難，因?yàn)闃蚪咏Y(jié)構(gòu)必須精確嵌入、平坦化和對準(zhǔn)。CoWoS-S增加了一個(gè)大型薄硅結(jié)構(gòu)，其制造、處理、翹曲控制和已知良品芯片組裝都增加了工藝復(fù)雜性。盡管如此，其常規(guī)中介層仍提供了一個(gè)成熟且可預(yù)測的布線平臺。CoWoS-R和CoWoS-L則試圖降低全硅中介層在尺寸、成本和可制造性方面的限制。

這兩種架構(gòu)都無法自動(dòng)解決散熱問題。它們都將高功率邏輯芯片和HBM堆疊芯片緊密排列，從而加劇了熱耦合和局部熱密度。CoWoS架構(gòu)可以容納大型邏輯存儲器陣列，但隨著中間層和封裝尺寸的增大，封裝翹曲、供電和散熱等問題會(huì)變得更加棘手。EMIB架構(gòu)允許相對靈活的芯片布局，并且避免了連續(xù)硅層，但其散熱性能仍然主要取決于芯片功率、間距、散熱器設(shè)計(jì)、封裝材料和系統(tǒng)級散熱。

這兩種技術(shù)均支持垂直集成。英特爾將EMIB與Foveros芯片堆疊技術(shù)相結(jié)合，生產(chǎn)出包含多個(gè)水平和垂直集成芯片組的EMIB 3.5D系統(tǒng)。臺積電則可將CoWoS與其SoIC晶圓級堆疊平臺相結(jié)合。這些組合使設(shè)計(jì)人員能夠垂直放置緩存、邏輯或?qū)Ｓ霉δ埽瑫r(shí)利用CoWoS或EMIB實(shí)現(xiàn)封裝級水平連接。

因此，實(shí)際的選擇標(biāo)準(zhǔn)是互連結(jié)構(gòu)，而非簡單的性能排名。當(dāng)系統(tǒng)需要大面積、連續(xù)且密度極高的互連架構(gòu)時(shí)，尤其是在加速器和多個(gè)HBM堆疊之間，CoWoS-S方案最為有效。CoWoS-R和CoWoS-L方案則將此方法擴(kuò)展到更大尺寸或更注重成本的產(chǎn)品。當(dāng)高帶寬鏈路集中在特定芯片邊界，且設(shè)計(jì)人員重視硅效率、模塊化以及避免使用完整中介層時(shí)，EMIB方案最為有效。

總結(jié)起來： CoWoS 強(qiáng)調(diào)以中介層為中心的系統(tǒng)架構(gòu)，而 EMIB 則強(qiáng)調(diào)嵌入有機(jī)襯底中的局部硅橋。更優(yōu)的選擇取決于接口寬度、通信拓?fù)浣Y(jié)構(gòu)、封裝尺寸、供電能力、散熱限制、組裝良率、設(shè)計(jì)工具支持、制造工藝以及系統(tǒng)總成本，而不僅僅是封裝密度。

（來源：編譯自semiwiki，謝謝 ）

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