浙江
6月17日消息，三星電子在2026年VLSI超大規模集成電路研討會上宣布，全球首次實現柵極間距42nm的3D堆疊場效應晶體管（3D Stacked FET）。
傳統邏輯芯片依靠縮小晶體管橫向間距提升集成度，但若尺寸持續壓縮，薄層絕緣層易產生漏電干擾。3D堆疊FET將原本并排放置的N型和P型晶體管上下堆疊，理論上一倍面積可容納兩倍晶體管。
三星表示，這一概念已在NAND閃存的V-NAND和DRAM的HBM中得到驗證，此次是首次在邏輯半導體領域實現。
三星在上下晶體管中均采用三層堆疊納米片溝道設計。42nm柵極間距低于此前業界48nm的最小紀錄。研究團隊還通過中間介質隔離層解決上下晶體管電氣隔離問題，并應用RBC直接連接上下晶體管。
三星預計該技術將用于AI和高性能計算（HPC）的下一代邏輯芯片。研究團隊表示，垂直堆疊結構可使同面積晶體管數量倍增，電力和性能理論上可獲兩倍提升。三星計劃繼續推進商業化研究。
晶體管從平面到FinFET再到環柵，三代演進都在提升電流控制精度。3D堆疊FET改走垂直路線，成為下一代芯片制程的關鍵技術。
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