《聯(lián)合早報》：華為另辟蹊徑的概念很好，但是不能彌補制造的差距

前沿導讀

《聯(lián)合早報》副總編輯韓詠紅女士針對華為提出的韜定律及邏輯折疊技術(shù)發(fā)布專欄新聞指出：

邏輯折疊技術(shù)的提出與驗證，對華為來說是一個重大成就。因為無法獲得先進EUV光刻機，華為通過優(yōu)化架構(gòu)、軟硬協(xié)同，在更成熟的工藝上做出接近先進制程的性能。華為并沒有被美國的制裁所打倒，而是積極探尋未來的技術(shù)路徑。

但是在另一方面，通過系統(tǒng)改良另辟蹊徑的概念極好，不過這個優(yōu)秀的補救措施還不足以彌補制造上面的差距，始終要面對EUV光刻機這個難關(guān)。

戰(zhàn)略價值

華為提出的韜定律，一方面是為了探索未來半導體產(chǎn)業(yè)的技術(shù)路徑，另一方面也在沒有先進設(shè)備的前提下，通過邏輯折疊技術(shù)去提升芯片的性能，以此來彌補當下缺少高性能芯片的窘境。

從英特爾聯(lián)合創(chuàng)始人摩爾根據(jù)自己的經(jīng)驗總結(jié)出摩爾定律開始，已經(jīng)過去了60多年。

在這60多年的時間里，全球半導體產(chǎn)業(yè)一直遵循著摩爾定律的“幾何縮微”范式，通過光刻、刻蝕等工藝不斷縮小晶體管尺寸，在單位面積內(nèi)集成更多晶體管，從而實現(xiàn)性能提升、功耗下降以及制造成本的降低。

幾乎全球的芯片供應鏈體系都是圍繞著摩爾定律展開技術(shù)研發(fā)，歐美企業(yè)的制造設(shè)備和軟件工具、日本企業(yè)的制造材料、中國臺灣臺積電以及韓國三星的制程工藝技術(shù)，都是以縮小晶體管體積，提升晶體管密度的核心思想推動產(chǎn)業(yè)進步。

而華為提出的韜定律，則是將摩爾定律縮小晶體管體積的思路，轉(zhuǎn)變?yōu)榭s短信息交互的速度，以此來提升性能。

韜定律縮短時間的思路并不是華為第一個想出來的，英特爾、臺積電、AMD等企業(yè)均在多年前就已經(jīng)嘗試通過3D堆疊設(shè)計以及先進的封裝技術(shù)，將已經(jīng)設(shè)計好的邏輯芯片與存儲芯片通過封裝技術(shù)相結(jié)合，以此來縮短芯片之間的信息交換速度。

但是華為基于韜定律所開發(fā)的邏輯折疊技術(shù)，則是在最基礎(chǔ)的芯片設(shè)計層面進行電路布局的堆疊設(shè)計，這與英特爾、AMD、臺積電此前開發(fā)的3D封裝技術(shù)存在本質(zhì)區(qū)別。

國際層面都將3D堆疊的封裝技術(shù)當做一個備選項，也就是在當前工藝下提升性能的輔助優(yōu)化方案，并不是主推的技術(shù)思路。此前英特爾用封裝技術(shù)提升芯片性能，但是被AMD用先進制程制造的芯片全方位壓制。

何庭波在技術(shù)大會上面已經(jīng)給出了華為芯片未來的發(fā)展趨勢，就是持續(xù)推進韜定律所衍生的邏輯折疊技術(shù)，不斷提升芯片的核心頻率以及晶體管密度。在沒有EUV技術(shù)的前提下，韜定律是華為芯片的核心發(fā)展思路。

縮短信息的交互時間，這是國際層面之前探索過，面向未來的芯片發(fā)展路徑，但是縮小晶體管體積依然是行業(yè)內(nèi)首推的技術(shù)方案。而中國大陸地區(qū)無法購買到先進的制造設(shè)備，無法繼續(xù)走縮小晶體管體積的傳統(tǒng)路線，華為就帶頭研發(fā)縮短時間的備選方案。

被動選擇

據(jù)《財經(jīng)雜志》與海思總裁何庭波的對話內(nèi)容顯示：

華為內(nèi)部此前有兩個判斷，一個是摩爾定律未來會無法推動芯片產(chǎn)業(yè)發(fā)展，另一個就是華為此前研發(fā)的邏輯折疊技術(shù)需要10年才能有所突破。

如果中國企業(yè)可以獲得EUV光刻機，那么華為不一定會走如今的技術(shù)路徑。但歷史沒有如果，恰恰是因為美國的出口管制，讓中國企業(yè)失去了選擇權(quán)，所以華為提前入手邏輯折疊技術(shù)，提前撞上了所有人都要面對的問題。

何庭波已經(jīng)闡明了自己對于芯片發(fā)展的觀點，如果能獲得最先進的EUV，那么華為不一定會走如今的技術(shù)路徑，傳統(tǒng)技術(shù)路徑依然是首要選擇的方案。摩爾定律早晚都會出現(xiàn)臨界點，并且成為約束芯片產(chǎn)業(yè)發(fā)展的難題，華為只不過是提前在這個約束下工作。

在《財經(jīng)雜志》發(fā)布的專欄報道當中，也非常詳細寫明了華為韜定律當下所面臨的難點。

韜定律及邏輯折疊技術(shù)，單靠一家公司根本無法完成，需要工具鏈、制造鏈、封裝鏈、系統(tǒng)鏈共同演進，最終形成產(chǎn)業(yè)共識與生態(tài)協(xié)同。

這就非常像摩爾定律的發(fā)展歷史，從提出發(fā)展概念，到持續(xù)推動產(chǎn)業(yè)發(fā)展，必須要供應鏈企業(yè)一起共同推進，進而形成一種產(chǎn)業(yè)共識，讓所有企業(yè)都將縮短晶體管體積、提升晶體管密度作為產(chǎn)業(yè)發(fā)展的核心要素并持續(xù)推進。

既然在設(shè)計領(lǐng)域進行電路堆疊，那么支持邏輯堆疊技術(shù)的EDA工具必不可少。北京大學集成電路學院是最早在該領(lǐng)域宣布取得技術(shù)突破的團隊，正在依靠華為提出的技術(shù)開發(fā)配套的軟件工具。

軟件設(shè)計層面最先有了進展，下一步就是解決制造設(shè)備以及制造技術(shù)的問題。

有工程師向《財經(jīng)雜志》表示稱，半導體工藝和制造的突破，一定都是靠數(shù)量、時間堆出來的。EDA的突破是一個較為積極的信號，但是距離整個產(chǎn)業(yè)的生態(tài)閉環(huán)，還有大量工程空白需要填補，制造工具鏈仍然是華為韜定律以及邏輯折疊技術(shù)的最大挑戰(zhàn)之一。