華為韜定律背后的系統科學

圖片來源：中央廣播電臺

導語

2026年5月25日，華為半導體負責人何庭波（Tingbo He）發表論文《A Time Scaling Theory for Multi-Layer Electronic Systems》，提出以時間常數 τ 為核心變量的“τ scaling”框架，并在IEEE ISCAS 2026相關報告中引發廣泛討論，迅速演化為所謂“華為韜定律”的產業熱點。該工作對長期主導半導體工業的摩爾定律提出結構性重釋：隨著先進制程進入高成本與物理約束階段，單純依賴晶體管縮放的空間增長路徑逐漸失效，系統性能提升的主導機制正在轉向多層電子系統中時間結構的整體壓縮。

關鍵詞：τ scaling、時間常數、華為韜定律、摩爾定律重釋、系統工程、多尺度耦合、時間結構壓縮

趙思怡丨作者

引言：從工程經驗到范式轉移

從過去幾十年的技術直覺出發，人們通常認為：晶體管尺寸越小，計算系統就會越快、越強、也越高效。這一認識在以摩爾定律為核心驅動的技術發展階段中長期成立，并構成半導體工業發展的基礎范式。

然而，進入當代技術階段后，這一規律正在出現結構性偏離。盡管制程工藝仍在持續進步，但系統級性能提升已呈現明顯邊際遞減；與此同時，先進制程的研發與制造成本不斷上升，使得單純依賴晶體管幾何縮放維持指數級性能增長變得愈發困難。

這一變化引出一個更深層的問題：如果技術仍在持續演進，那么“性能進步的體感為何正在減弱”？

在復雜芯片與系統設計的長期實踐中，一個逐漸清晰的工程事實被反復驗證：當制程進入高密度與高成本并存階段后，性能提升的主導來源正在發生遷移——不再主要依賴器件尺度縮小，而更多來自系統結構的重構與協同優化。

在這一背景下，近期提出的“華為韜定律”被用以描述這一工程趨勢。需要強調的是，該概念并非物理或數學意義上的定律，而是一種源于系統工程實踐的結構性判斷，其核心在于揭示系統演進方向的變化：

系統優化的主軸正在從“空間尺度驅動”，轉向“時間結構驅動”。

具體而言，這一變化首先體現在工程路徑層面：三維封裝通過縮短路徑降低延遲，互連重構減少通信等待，存儲與計算協同降低訪問開銷，架構優化削減同步與調度成本。盡管實現路徑不同，但其共同結果指向同一事實：

系統整體響應時間正在被系統性壓縮。

因此，“韜定律”的意義不在于提出新的物理規律，而在于提供一個系統工程層面的信號：空間尺度在系統性能中的主導作用正在下降，而時間維度正在成為關鍵優化變量。

基于這一轉變，可以進一步提出一個更本質的問題：如果系統性能不再主要依賴空間縮放，那么驅動系統演進的核心變量究竟是什么？

摩爾定律的再解釋：從空間縮放到時間壓縮

傳統意義上的摩爾定律通常被理解為晶體管數量隨時間增長的經驗規律。但從系統運行效果來看，這一空間層面的變化，其本質并不在于幾何尺度本身，而在于對系統響應速度的持續提升。

晶體管尺寸縮小縮短了載流子遷移路徑并降低開關延遲，互連距離壓縮減少信號傳播時間，更高集成度則降低模塊間通信與協同開銷。盡管這些變化發生在不同工程層級，但共同作用于同一結果：系統各層級的響應延遲持續下降。

在此意義上，摩爾定律并非空間縮放規律，而是通過空間工程手段實現的時間壓縮過程。空間結構的變化只是實現路徑，而非最終目標，真正被優化的是系統從輸入到輸出的時間響應結構。

基于這一理解，可以將時間從經驗性描述提升為統一分析變量，引入跨層級表征量——時間常數 τ，用于刻畫系統在不同層級上的狀態響應速率，即從擾動輸入到穩定輸出所需的特征時間尺度。

在多尺度系統中，τ在不同層級具有不同物理或邏輯含義：器件層對應載流子輸運與開關延遲，電路層對應RC網絡的充放電時間常數，芯片層體現為計算與存儲交互延遲，系統層則擴展為跨節點通信與一致性收斂時間。

這些τ并非獨立存在，而是通過層級耦合構成嵌套結構。下層τ決定局部動力學，上層τ由多層τ的組合關系約束，從而形成多尺度時間約束體系。因此，系統性能不再由單一延遲參數決定，而由τ譜結構整體支配。

從系統建模角度看，τ可視為跨層級狀態變量，用于統一刻畫微觀動力學與宏觀系統行為之間的時間映射關系。因此，系統優化問題可以統一表述為：在多層耦合約束下，對系統τ譜進行整體壓縮與結構重構。

跨學科中的時間尺度收斂

當對系統的分析不再局限于特定工程實現形式，而是逐漸抽象為對“時間結構本身”的刻畫時，τ的角色也隨之發生變化。系統優化不再僅被理解為工程參數調節問題，而被統一表述為對τ結構的調控問題。在這一意義上，τ不再只是局部工程變量，而上升為刻畫系統演化過程的時間尺度描述量，用于表達系統從微觀動態到宏觀行為之間的時間組織方式。

在這一抽象之上，不同工程領域中的分析框架開始呈現出結構上的可比性。原本分散在計算、物理、生物與控制等系統中的時間約束問題，在形式上逐漸收斂為對關鍵時間尺度的刻畫與調控問題。這種結構一致性使得不同系統之間在動力學層面具備可映射關系，從而為跨學科層面的比較分析提供了基礎（Lamport, 1978；Kalman, 1960）。

在物理學中，超快動力學的發展使時間尺度首次成為可直接實驗解析的變量。飛秒與阿秒時間分辨技術使電子躍遷與化學過程能夠以時間演化軌跡的形式被觀測，從而推動了對微觀動力學結構的重新理解（Hentschel et al., 2001）。進一步研究表明，在非平衡復雜系統中，延遲傳播與時間緩沖結構可能共同影響系統穩定性與相變行為，使時間尺度從單純觀測量逐漸演化為影響系統動力學結構的重要變量（Krausz & Stockman, 2014）。

在化學動力學中，Arrhenius 關系建立了反應速率與能壘之間的指數映射，使反應“時間尺度”成為可計算的動力學量（Arrhenius, 1889）。在此基礎上，現代反應網絡研究進一步表明，復雜反應體系中的速率限制過程往往對應系統動力學中的主導時間尺度，從而使反應動力學分析逐漸從單一時間常數模型擴展為多時間尺度耦合結構（Atkins & de Paula, 2010）。

在生物與神經科學中，大量研究揭示了時間尺度的層級結構特征。合成生物學中的振蕩回路系統表明，基因調控網絡可以被工程化為具有明確時間結構的動態系統（Elowitz & Leibler, 2000）。進一步研究顯示，生物系統普遍由多層時間過程共同驅動，從分子調控到細胞行為再到神經活動，形成嵌套式時間結構。神經科學研究進一步發現，不同腦區存在差異化的內稟時間常數，并在群體尺度上呈現層級分布特征（Murray et al., 2014），從而支持從快速感知到慢速語義整合的多尺度信息處理機制（Hasson et al., 2008）。

在計算機科學與分布式系統中，時間結構則體現為一致性與排序約束的基礎問題。Lamport 提出的邏輯時鐘機制在無全局時間條件下構造了事件的邏輯時間結構，從而為分布式系統提供了一種形式化的時間表示方式（Lamport, 1978）。這一思想在現代分布式系統中進一步演化為對通信延遲、同步開銷與收斂時間的整體優化問題（Tanenbaum & van Steen, 2017）。

在控制理論中，狀態空間方法揭示了系統極點結構與動態響應時間之間的嚴格對應關系，使系統設計問題可以在一定程度上被理解為對時間常數譜結構的配置與調節問題（Kalman, 1960；Ogata, 2010）。

綜上所述，盡管各學科研究對象與物理載體差異顯著，但其動力學描述在結構層面呈現出高度一致性：系統行為普遍可以被映射為對關鍵時間尺度 τ 的約束、競爭與演化過程。因此，時間尺度逐漸成為跨學科研究中用于描述復雜系統動力學的一類結構性變量，而非局限于特定領域的技術參數。

然而，這種“跨領域一致性”如果僅停留在描述層面，還不足以構成可操作的工程框架。更關鍵的問題在于：這些不同系統中的 τ 結構，是否可以被進一步抽象為統一的分析對象，并轉化為系統設計與優化的直接變量？

時間尺度范式下的系統工程

這一視角提供了一種統一的系統分析方式：通過識別系統中的主導 τ 層級及其演化路徑，可以將復雜系統的優化問題轉化為對關鍵時間結構的調控與重構問題。

從產業與系統工程視角來看，τ 范式的引入本質上改變了技術演進的評價維度。在傳統以摩爾定律為主導的范式中，技術進步主要依賴制程縮放與晶體管密度提升，其優化目標隱含地指向空間維度；而在時間尺度框架下，評價重心轉向系統級延遲、響應效率與端到端執行時間等時間結構指標。

這一變化意味著工程創新的關注點正在從單一器件層級擴展至跨層級系統協同問題，涵蓋芯片設計、互連網絡、存儲體系與軟件調度等多個環節。在這一結構中，系統性能不再由局部最優決定，而主要受跨層級時間常數鏈條中的主導 τ 所約束。

進一步從系統工程理論來看，這一結構變化對應于瓶頸結構的重定義：系統能力不取決于平均性能，而取決于時間鏈路中的關鍵約束節點。

圖片來源：出海網

隨著數字經濟、人工智能與大模型基礎設施進入國家戰略層面，算力體系正在從傳統“硬件資源建設”階段，轉向面向全局協同的系統工程階段。在這一背景下，國家近年來持續推進“云—網—算—控”一體化戰略部署，其目標已不再局限于單點算力提升，而是通過云計算中心、通信網絡、算力調度與智能控制體系的協同耦合，構建面向全國范圍的統一算力基礎設施。

從系統結構上看，這一體系本質上構成了一個跨層級、多節點耦合的時間系統：計算任務的調度效率、數據流動路徑、網絡傳輸時延以及跨區域協同能力，共同決定整體系統的有效響應能力。因此，系統約束正在從傳統意義上的“資源規模約束”，逐步轉向“端到端時間結構約束”，即系統整體性能越來越取決于跨層級時間常數鏈條的組織效率。

這一變化也意味著，產業競爭的核心評價標準正在發生深層轉移。過去以制程節點、晶體管密度和單點峰值算力為代表的“規模優勢”，正在逐漸讓位于對復雜系統時間結構的整體優化能力。換言之，未來算力競爭的關鍵，不僅是誰擁有更多資源，而是誰能夠更有效地組織、調度并壓縮系統中的關鍵 τ 結構，從而實現更高效的端到端系統響應能力。

因此，時間尺度框架的意義已不僅限于對計算系統的重新解釋，而是在更廣泛層面上提供了一種理解復雜系統演化的新視角。隨著后摩爾時代逐步到來，系統能力的競爭重心正在轉向對時間結構的組織、調度與重構能力，而這也將成為未來系統工程與算力基礎設施演進的重要方向。

《多層電子系統的時間尺度理論》全文翻譯

論文題目：A Time Scaling Theory for Multi-Layer Electronic Systems 發表時間：2026年5月25日 論文地址：https://chinaxiv.org/abs/202605.00224 論文期刊：ChinaXiv

在過去六十年中，摩爾的幾何尺度縮放持續推動了半導體技術的進步。然而，這一行業共識性的增長模式正在失效：單純依賴尺寸縮小所帶來的性能收益已經趨于平緩，先進芯片的設計成本已超過十億美元級別，而最先進制程節點上的“單位晶體管成本下降”趨勢也已停止甚至反轉。

本文提出一種后續的擴展性范式——時間尺度縮放（τ scaling）。該范式將“時間”本身，而非晶體管面積，作為系統進步的核心衡量指標，并以單一特征時間常數τ作為統一優化目標，在跨越約十二個數量級的尺度范圍內（從單個開關晶體管到數據中心級工作負載）建立一致性的優化框架。

文中給出了兩類生產級驗證案例：在移動SoC中，LogicFolding方法通過將數字、模擬與存儲電路分配至垂直堆疊的多層主動結構，實現了在固定制程節點下晶體管密度55%的階躍式提升以及41%的能效提升；在AI系統中，通過聯合設計的系統棧——包括語義感知內存互聯的Unified Bus架構、近封裝Hi-ONE光互連模塊以及面向邊緣到表面結構的三維折疊（3D Folding）技術——預計到2035年可實現超過100倍的硬件集成增長。

更深層的論點在于方法論層面：τ scaling是自Dennard縮放以來首個能夠在整個計算棧中建立統一優化目標的規模化原則。

引言

自20世紀60年代中期以來，半導體產業長期以“納米尺度”作為技術進步的主要衡量標準。在這一范式下，每約十八個月，晶體管尺寸持續縮小，工作頻率不斷提高，而單位邏輯門成本持續下降。

摩爾定律既是一種經驗性觀察，也構成了整個計算產業體系賴以建立的行業共識框架。然而，這一共識正在失去效力。在7納米節點之后，幾何尺度縮放已不再持續帶來歷史意義上的性能紅利。光刻設備逐漸逼近圖形化的物理極限，極紫外（EUV）設備的折舊成本在晶圓成本中占據主導地位，而單位晶體管成本曲線已趨于平緩，甚至在部分情況下出現反轉。

對于那些無法穩定獲取最先進光刻能力的組織而言，這一約束更早成為決定性瓶頸，并產生更顯著的影響。

因此，行業的核心問題已經發生轉變：問題不再是“晶體管還能縮小多少”，而是“應該優化什么，以及以什么目標進行優化”。

在過去六年中，作者所在的華為半導體團隊圍繞這一問題，在移動SoC、AI加速器、系統互連架構及封裝技術等多個層面進行了硅實證研究。研究結論表明，解決路徑既不在于進一步推進制程節點，也不在于引入新的晶體管結構，而在于改變系統優化的根本目標函數。

本文認為，未來十年的電子系統演進，將不再以幾何縮放為主導，而將以時間縮放為核心——即在整個系統棧的各個層級中系統性降低單一特征時間常數τ，從皮秒級晶體管開關過程，到秒級數據中心工作負載響應過程，建立統一的時間優化框架。

τ scaling的理論基礎將在下文中展開，其既作為一種科學方法論，也作為一種產業演進路線圖，并基于2020年5月至2026年5月間累計381顆量產芯片的工程實踐經驗進行歸納總結。

1. 幾何時代的終結

在其大部分發展歷史中，半導體產業的核心任務始終相對單一：不斷縮小晶體管尺寸。

1965年，Gordon Moore提出經驗觀察——晶體管密度大約每兩年翻一倍。十年后，Robert Dennard進一步提出縮放理論，指出在電壓與幾何尺寸按比例縮小的情況下，器件內部電場可以保持近似不變。

在摩爾定律與Dennard縮放理論的共同作用下，半導體產業在近五十年的時間里持續獲得了“單位功耗性能”與“單位成本性能”的指數級提升，構成了現代計算體系增長的核心動力。

然而，這一長期穩定的技術演進機制在兩個階段中逐漸瓦解。大約在2005年前后，Dennard縮放率先失效：電壓不再能夠隨特征尺寸同步下降，功耗密度持續上升，“暗硅時代”由此開始。

盡管如此，幾何縮放在隨后一段時間內仍然延續，其動力主要來自FinFET結構以及后續的環繞柵極（Gate-All-Around, GAA）器件架構，使得晶體管尺寸仍可繼續縮小。

然而在7納米節點之后，僅依賴幾何尺寸縮小所帶來的收益開始明顯趨于平緩。其原因已經在文獻中得到較充分解釋：載流子速度飽和使得器件內稟延遲對溝道長度的依賴關系由二次關系退化為近似線性關系；局部互連中的寄生電阻與電容逐漸主導標準單元的延遲預算；同時，掩模成本、極紫外（EUV）光刻折舊以及設計規則復雜度的提升，使得先進制程芯片的設計成本在2納米節點已突破十億美元級別。

這一變化在經濟層面同樣具有不可逆性。在先進制程節點上，單位晶體管成本已經趨于平緩，并在部分最前沿節點出現上升趨勢。這意味著支撐過去五十年的產業共識——“每一代都能以更低成本獲得更多晶體管”——正在失去有效性。

對于華為半導體而言，這一轉折還疊加了額外約束：對最先進光刻設備的受限獲取，使得單純依賴制程節點迭代的路徑在現實中不可持續。在這一背景下，約六年前，傳統的幾何演進路線已出現平臺期，從而迫使一個更根本的問題浮現出來——這一問題在今天看來，實際上是整個行業終將共同面對的結構性轉折。

1. 時間，而非空間：摩爾時代的真實“貨幣”

如果從最終用戶所感知到的效果來歸納，摩爾定律從來都不只是一個“幾何尺度變化規律”。其本質并不在于空間維度的縮小，而在于系統響應行為的加速。

更小的晶體管之所以提升性能，是因為其開關速度更快；更密集的互連結構之所以提升性能，是因為信號傳播路徑更短；更高的集成度之所以提升性能，是因為數據跨越的模塊邊界更少。

從本質上看，每一代技術進步所帶來的共同結果，都可以歸結為一個統一變化：時間的減少——從器件層的皮秒級降低到納秒級，從芯片層的納秒級降低到微秒級，再到系統層從微秒級降低到秒級。空間縮放在其中扮演的角色，本質上只是“壓縮時間”的實現手段，而非最終目標。

一旦這一點被明確，一個自然的重構方式隨之出現：應當將“時間”本身提升為系統的核心度量指標。在這一框架下，可以在計算系統的每一個層級——晶體管、電路、芯片以及系統——定義一個特征時間常數τ，并將其統一的下降過程視為系統優化的核心目標。

因此，幾何尺度縮放不再是唯一的主導機制，而只是眾多用于降低τ的方法之一。

這一思想被定義為τ scaling，并在本文中被提出作為取代傳統幾何摩爾縮放的后續演進范式，用以指導半導體系統的發展方向。

在形式上，τ可以被視為一個多層級耦合結構，其表達為：

τ=f(τtransistor,τcircuit,τchip,τsystem)

其中，τtransistor、τcircuit、τchip與τsystem分別表示晶體管層、電路層、芯片層與系統層的時間常數。每一層的τ不僅由本層自身機制決定，同時也由其下層結構的時間行為，以及該層引入的組織與通信開銷共同構成。

從尺度上看，τ的作用范圍跨越約十二個數量級（從皮秒到秒），同時也覆蓋從納米到千米的空間范圍。在每一個層級中，都存在不同的τ壓縮機制：

在晶體管層面，τ對應器件的本征開關延遲，其優化路徑包括載流子遷移率提升、應變工程、高κ/金屬柵結構以及環繞柵極（GAA）架構，同時還越來越依賴對局部互連寄生電阻與電容的壓縮，因為這些寄生效應已經在多個情況下超過器件本征延遲。

在電路層面，τ主要體現為信號路徑上的RC傳播延遲，其優化方式包括降低導體電阻、使用低介電常數材料，以及更關鍵的——通過三維垂直集成減少互連長度。

在芯片層面，τ對應計算與存儲訪問延遲，其優化依賴架構設計選擇、流水線深度、存儲層次結構以及片上互連網絡的設計。

在系統層面，τ表現為端到端消息傳輸與同步延遲，其優化手段包括互連拓撲設計、通信協議棧優化以及系統級網絡架構設計。

在這一多層結構基礎上，可以得到一個具有指導意義的代際關系形式：

其中縮放因子α具有明顯的應用相關性，而非統一常數。根據現有工程實踐經驗，在不同應用場景中α呈現顯著差異：在功耗受限的移動設備中約為每年1.3倍；在安全關鍵型自動駕駛系統中約為每年1.5倍；而在AI工作負載中，由于吞吐量直接轉化為經濟價值，α甚至可達到每年10倍的水平。

τ之所以能夠成為一個真正有效的統一指標，而不僅僅是對已有指標的重新命名，在于它在整個系統棧中具有一致性：頻率、延遲、帶寬與吞吐量在各自層級上，本質上都受τ約束。

因此，無論是工藝工程師、電路設計師還是系統架構師，都可以在同一個物理量框架下討論系統優化問題。τ成為貫通整個計算棧的統一語言，使得跨層協同優化成為可能。

也正是在這一點上，傳統“各層獨立優化、時序作為附屬約束”的時代正式結束。

1. LogicFolding：移動SoC中的驗證性案例

τ scaling理論的第一個生產級驗證，來自移動端系統。在這一場景中，智能手機SoC本身就構成了一個完整系統：不存在多插槽并行結構，也無法依賴大規模多節點互聯來掩蓋局部通信瓶頸。所有用戶體驗層面的性能輸出，都必須來自同一顆芯片，在僅有數瓦功耗預算以及嚴格熱約束的手持設備形態中完成。

在2020年之后，隨著先進制程節點獲取受限，一個關鍵問題變得尤為突出：在制程節點固定不再推進的前提下，如何持續實現代際性能提升？

對此問題的回答，最終形成了一個新的設計方法論：LogicFolding。

定義（Definition）

LogicFolding是一種系統級設計方法，其核心思想是在垂直堆疊的多層主動電路結構中，對數字電路、模擬電路以及存儲電路進行跨層劃分與協同布局，并在時間尺度優化原則下，同時優化性能、功耗與面積。

在數字電路中，邏輯結構可以分為組合邏輯（寄存器之間的布爾運算網絡）與時序邏輯（用于狀態保持的觸發器）。整個數字系統的性能上限由關鍵路徑延遲決定，即相鄰觸發器之間的最長傳播路徑延遲。而該延遲又主要由路徑上的互連RC效應以及邏輯門數量共同主導。

傳統設計方法通常將邏輯單元布置在二維平面上，并通過上方金屬層進行布線。隨著互連長度增加，寄生電阻與電容顯著上升，從而導致關鍵路徑延遲持續惡化。

LogicFolding則放棄了這種平面假設。其核心變化在于：將關鍵路徑上的邏輯門分布到兩個乃至多個垂直堆疊的主動層中，并通過超細間距的混合鍵合（hybrid bonding）實現互連。

從電路設計視角來看，這些分層結構在邏輯上表現為一個連續整體，跨層單元可以被視為擴展的“邏輯平面”。因此，信號路徑長度顯著縮短，寄生RC快速下降，時鐘偏斜減小，最終使得在相同制程節點下實現更高的工作頻率成為可能。

為了使LogicFolding達到理想效果，需要控制混合鍵合間距與頂層金屬間距之間的“齒輪比”（gear ratio）。在工程實踐中，該比值通常需要低于3，且越接近1越理想。

以當前約720nm的頂層金屬間距為例，對應的混合鍵合間距應低于2μm；理想情況下接近1:1匹配時，跨界面布線開銷幾乎可以被消除。

要實現這一目標，同時滿足低于0.5μm的對準精度、亞1.5μm級TSV尺寸控制以及接近100%的良率（通過冗余設計實現），需要跨供應鏈與生態系統的多年協同工藝開發。

在Kirin 2026上的結果（Measured Results）

在Kirin 2026平臺上的實測結果如下：

? 晶體管密度由155 MTr/mm2階躍提升至238 MTr/mm2（單代提升幅度相當于過去三年幾何縮放累計效果，芯片面積利用率約68%）

? SoC性能核能效提升41%，最高主頻提升約13%

? 基于雙層結構構建的高速全局NoC通路，使數據路徑面積降低55%，同時提升供電穩定性

? 后硅階段時鐘偏斜校正機制獨立貢獻超過5%的系統性能增益

? 在SRAM中，由于位線與字線長度顯著影響訪問速度與單位能耗，LogicFolding顯著縮短關鍵路徑，使單位能耗降低并使頻率提升超過40%

? 在典型處理器核心中，雙層折疊結構使時鐘緩沖數量減少50%以上，時鐘偏斜降低25%，布線長度減少約30%

這些提升均在固定制程節點下實現，并非依賴新的光刻工藝，而是通過對邏輯在三維空間中的拓撲重構所獲得。

需要強調的是，Kirin 2026中的LogicFolding實現是刻意保守的：混合鍵合間距僅達到1.5μm；TSV僅向下一層金屬結構延伸一階；折疊策略僅應用于關鍵路徑，而非全芯片范圍。

即便如此，該架構仍使CPU性能核頻率達到3.1GHz。

未來演進路徑（Outlook）

在未來十年中，LogicFolding預計將從局部關鍵路徑優化，演進為全局多層折疊架構，包括三層、四層乃至更多主動層的垂直集成。這一演進將由低溫混合鍵合技術成熟所驅動，從而降低層間熱預算限制，并推動TSV連接從頂層金屬逐步下移至M6等更深層金屬結構，釋放超過30%的高層路由資源。

在這一技術路徑下，到2035年，晶體管密度有望提升至400 MTr/mm2以上。同時，CPU主頻也將持續提升，并逐步邁向4GHz及以上水平（見表1）。該演進路線在工程與成本層面均具有可實現性與經濟可行性。

表1：Kirin CPU性能核心運行頻率變化趨勢

1. 從皮秒到微秒：AI數據中心中的τ scaling

一個自然引出的問題是：在毫瓦級功耗的智能手機場景中提出的設計原則，是否能夠延展并適用于千兆瓦級的AI訓練與推理系統。

AI工作負載處于τ譜系的另一端：它不再對應單一芯片，而是由數百甚至數千顆芯片協同構成的統一計算機器，其整體算力在過去十年中大約增長了六個數量級。

答案是肯定的——前提是τ被提升為系統級的統一優化目標，并貫穿整個計算鏈路進行全局優化，而非局限于單個加速器內部。

在AI系統側，有兩個關鍵事實共同塑造了τ scaling的基本邏輯。

首先，AI系統規模仍在持續增長，從單芯片擴展到數十顆、數百顆，并正逐步演進至數千乃至數萬顆芯片協同工作的形態。

其次，現代AI系統的能耗預算與物料成本結構中，主導因素并不是計算本身，而是數據移動過程。研究顯示，在大型AI集群中，超過80%的能量消耗來源于數據傳輸過程，而超過70%的系統成本被用于數據存儲相關結構。

這一結論直接導出一個重要判斷：在系統層面，降低數據在不同計算單元之間的傳輸時間——無論是在芯片之間、機架之間，還是封裝內部——與降低計算本身所需時間同等重要，甚至在許多應用中更為關鍵。

τ scaling在AI規模系統中的實現，依賴于三個協同作用的技術層級：

第一層為系統級互連架構——Unified Bus（統一總線），用于構建低開銷、語義一致的全局數據互連體系；

第二層為近封裝光互連引擎——Hi-ONE，用于突破傳統電互連在帶寬與傳輸距離上的物理限制；

第三層為封裝結構本身的拓撲重構——3D Folding，通過三維集成方式重新組織計算、存儲與互連資源的空間布局。

這三個層級共同構成了AI規模下τ scaling的系統實現路徑。

4.1 統一總線——τ優先的系統級互連架構

傳統的多節點、多加速器系統架構中，數據在系統內的傳輸通常需要跨越多層堆疊式協議棧完成。典型路徑包括：從PCIe到主機層通信協議，在機箱內部通過NVLink或各類專有互連網絡進行傳輸，在跨機箱通信中依賴Ethernet或InfiniBand等網絡協議，并在更高層由軟件棧提供遠程內存訪問抽象。

在這一分層結構中，每增加一層協議，就必然引入一次協議轉換、額外的數據序列化過程、附加的DMA緩沖區開銷以及額外的握手機制。這些跨層轉換不僅增加系統延遲，還降低通信可靠性，并帶來顯著的工程與經濟成本。

Unified Bus（UB，統一總線）架構的核心思想，是用單一統一協議取代上述分層協議棧，使其能夠在機箱內部乃至跨機箱范圍內一致運行。該架構構建了一種完全基于點對點（peer-to-peer）的互連體系，在整個系統范圍內原生暴露統一的內存語義。

在這一機制下，數據傳輸被簡化為不經過協議轉換的內存語義級點對點通信；同時，由硬件層直接管理一致性（coherence），從而取代傳統軟件棧中的消息傳遞與同步機制。

從實測結果來看，該架構在系統通信路徑上帶來了約兩個數量級的性能提升。端到端遠程訪問延遲從傳統TCP/IP類協議棧的“數十微秒”級別下降至約100納秒級別，在主導通信路徑上實現約500倍的τ縮減。

在機架級系統尺度上，這一變化使得整個系統在行為上逐漸逼近單一邏輯計算實體，即一個在互連語義上保持一致性的統一機器體系。這一體系在內部被稱為“System-as-One-Chip（系統即單芯片）”。

4.2 Hi-ONE——封裝級光互連（Optical I/O at the Package）

當系統通信延遲被顯著壓縮之后，新的瓶頸隨之轉移：問題不再首先出現在協議棧或機箱級互連，而是出現在更底層的物理互連與能耗約束上。隨著單機架內芯片密度不斷提升，系統整體功率密度與可靠性開始逼近物理極限，同時電互連中的SerDes（串并轉換器）能力也逐漸達到瓶頸。

在當前約400 Gb/s每AI芯片的帶寬水平下，銅互連與電纜系統仍然成熟可靠。然而，當單芯片帶寬需求進入多Tb/s級別時，銅互連逐漸失去可行性：SerDes性能提升進入平臺期，線纜尺寸迅速膨脹至難以工程化部署的程度，機架布線與面板安裝變得不可實現，同時系統在熱設計與供電裕量方面也被全面耗盡。

針對這一問題，華為半導體提出了高密度光互連節點引擎——Hi-ONE（High-density Optical-interconnect-Node Engine）。該方案是一種近封裝光互連系統，可在單模塊級別提供約8 Tb/s的帶寬輸出，與AI芯片在Unified Bus架構下的通信帶寬實現對齊，從而在單一光鏈路上完成系統級數據吞吐匹配。

Hi-ONE將傳統電互連中約100 cm量級的SerDes有效傳輸距離縮短至約5 cm級別，同時消除大規模銅纜帶來的空間與部署負擔，并將有效通信距離從不足1米擴展至約100米，從而使面向分布式、吉瓦級數據中心的高密度互連在物理上重新具備可實現性。

Hi-ONE的設計思想本身同樣體現了τ scaling的核心原則。在傳統方案中，為保證信號完整性，通常依賴復雜的數字信號處理（DSP）進行高精度均衡與恢復；而在Hi-ONE中，這一路徑被顯著簡化，轉而采用以線性系統為核心的實現方式——包括模擬均衡增強驅動器與跨阻放大器（TIA）等結構。

與此同時，系統允許Unified Bus協議在物理層上適度放寬誤碼率約束，從而在協議層與物理層之間建立新的跨層權衡關系。

這種設計將系統復雜度從單一層級的極致優化，轉移為跨層協同的整體優化，使功耗、成本與集成復雜度顯著降低，也集中體現了τ優先方法論所強調的“跨層代價交換”原則。

4.3 N2對N困境與3D Folding的必然性

AI加速器架構之所以在2.5D封裝路徑上逐漸顯現瓶頸，其根本原因并不在于單點器件性能不足，而在于系統拓撲結構本身存在固有的尺度失配問題。這一問題可以被清晰地表述為一個幾何增長矛盾。

在典型的2.5D AI芯片架構中，邏輯計算單元位于封裝中心，而HBM存儲堆棧、SerDes互連以及供電模塊則分布在芯片周邊區域。無論是內存訪問、數據通信還是電流供應路徑，其物理連接都必須通過芯片邊界完成。

設芯片邊長為N，則其計算能力隨面積擴展，近似按N2增長；然而，所有依賴邊界進行交互的資源——包括內存帶寬、互連I/O以及供電能力——卻主要受限于邊緣長度，其增長規模近似為N。

因此，系統內部出現了一個本質性的尺度不一致問題：

• 計算能力 ∝ N2

• 而帶寬、I/O與供電能力 ∝ N

這一差異構成了所謂的“fan-out困境”，即隨著系統規模擴大，計算增長速度遠快于支撐這些計算的數據與能量供應能力的增長速度。這種結構性失配并不能通過提升晶體管性能或改進局部電路設計來解決，因為其本質來源于系統拓撲結構的幾何約束。

3D Folding提供了一種對該問題的結構性重構路徑。其核心思想是將原本位于封裝邊緣的關鍵資源重新分布到“面”而非“邊”上，從而改變其尺度增長規律。

具體而言，供電系統（包括背面供電與集成電壓調節器）、高速存儲互連（通過混合鍵合直接連接邏輯與存儲）、以及光互連模塊（通過近封裝Hi-ONE實現）均從傳統的外圍布局遷移至三維結構的表面分布模式。

當這些關鍵資源從“邊界依賴”轉變為“表面分布”之后，其擴展能力將從線性增長（N）提升至面積級增長（N2），從而與計算能力的增長速度重新對齊。

從系統結構上看，這一變化意味著封裝不再是“中心計算單元 + 周邊資源環”的二維結構，而轉變為一個在垂直方向上協同擴展的三維集成體。在該結構中，計算、存儲、互連與供電不再分層孤立，而是共同嵌入在統一的三維體系中，實現同步擴展。

因此，3D Folding并非一種可選優化路徑，而是在N2與N增長不匹配這一拓撲矛盾下的結構性必然結果。隨著系統規模繼續擴大，這一趨勢將愈發不可避免。

1. 邏輯與存儲：從解耦到再融合

τ（時間常數）縮放帶來的一個深層影響，并不僅體現在單點性能或互連帶寬的提升上，而在于它正在重新改寫計算體系中一個長期穩定的結構前提——邏輯與存儲的分離范式。

在經典計算機體系結構中（例如8086時代所奠定的模型），處理器與存儲器被刻意解耦，并通過標準化總線進行連接。這種架構選擇在當時具有決定性意義：它使得CPU與存儲器可以沿各自獨立的產業路徑演進。計算性能遵循摩爾定律持續增長，而存儲產業則形成了相對獨立且規模龐大的生態體系。

這種“分工式演化”在過去幾十年中被證明是極其成功的，它不僅提升了系統擴展性，也推動了半導體產業鏈的專業化分工。

然而，在AI計算時代，這一結構性解耦正在被逐步逆轉。

隨著計算密度的持續提升，系統瓶頸逐漸從“算力不足”轉向“數據無法高效移動”。在現代AI負載中，性能與能耗的關鍵約束不再主要由計算單元決定，而是由數據在存儲層、互連層與計算層之間的搬運效率所主導。

HBM、高帶寬封裝互連以及3D堆疊SRAM等技術的快速發展，本質上都在回應同一個事實：對于AI系統而言，數據移動的重要性正在接近甚至超過計算本身。

當邏輯與存儲開始重新緊密耦合時，一個新的結構性趨勢正在形成——二者正在從“架構解耦”走向“物理融合”。

這種融合不僅體現在芯片層面的距離縮短，也體現在系統設計理念的變化：存儲不再只是被動的數據倉庫，而逐漸成為計算過程的一部分；而計算單元也不再是獨立的處理核心，而是嵌入在數據結構之中的動態執行機制。

這種變化也在悄然重塑產業結構。

在傳統模式下，CPU與存儲分別由不同產業鏈主導；但在融合趨勢下，存儲帶寬、封裝能力以及高密度互連技術的重要性顯著提升，其戰略地位正在不斷上升，甚至在某些系統中開始與邏輯制程本身同等重要。

因此，未來AI硬件競爭的關鍵不再只是“算力規模”，而是“邏輯—存儲融合能力”的系統工程水平。

從τ scaling的視角來看，這一趨勢并非偶然，而是必然結果：當系統優化目標轉向整體時間常數時，任何跨層的數據移動都會成為τ的重要組成部分。邏輯與存儲之間的邊界越清晰，跨界延遲就越高；而當系統追求極限τ壓縮時，這種邊界必然被重新模糊甚至消解。

換言之，τ scaling不僅優化了結構，也在重新定義結構本身。

1. 開放性挑戰

必須強調的是，將τ scaling作為一個完整成熟的體系來描述仍然為時過早。盡管其在多個層級的工程實踐中已經展現出一致性趨勢，但在工具鏈、制造偏差、互連代價、能耗約束與評價體系等方面，仍然存在一系列尚未解決的關鍵問題。這些問題既構成當前研究的邊界，也指向未來協同創新的方向。

工具鏈與方法學

當前的EDA工具體系，建立在一個相對穩定的歷史假設之上：面積（area）、時序（timing）與功耗（power）分別作為獨立優化維度，而“系統τ”往往只是這些優化之后的殘差結果。

然而，在LogicFolding等三維堆疊結構中，這一范式不再適用。設計工具必須能夠將多個堆疊芯片視為一個連續的三維設計實體，而不是離散的二維模塊集合。

這意味著優化粒度需要從“模塊級”下降到“單元級（cell-level）”，并在統一的成本函數下，在整個體積空間中進行布局與布線。同時，時序收斂必須跨越芯片之間的垂直互連路徑，而這些路徑中存在的寄生電阻電容、KOZ（keep-out zone）限制，以及跨晶圓制造偏差，會以復雜耦合的方式影響系統行為，而傳統二維EDA工具并未針對這些問題進行建模。

盡管目前已經開發出初步的內部工具并取得了一定效果，但完整方法論仍在形成過程中。可以確定的是，一個“τ原生（τ-native）”的工具鏈——具備開放性、多物理場耦合能力以及三維原生建模能力——將成為下一代電子系統設計最關鍵的基礎設施之一。

跨晶圓工藝波動

在LogicFolding體系中，不同晶圓甚至不同工藝批次的芯片可能被堆疊在同一系統中。這意味著器件層面的關鍵參數（如閾值電壓Vth、驅動電流以及互連RC）將表現出顯著高于傳統單晶圓設計的波動性。

這種跨晶圓差異對系統影響最顯著的部分集中在時鐘分配網絡與保持時間裕量（hold-time margin）上，因為它們對延遲變化極為敏感。

因此，僅依賴傳統靜態設計裕量已經不足以保證系統穩定性。需要引入更具適應性的設計機制，包括智能冗余結構、自適應補償電路，以及“τ感知（τ-aware）”的簽核流程，從系統層面對不確定性進行建模與約束。

垂直互連開銷

每一個混合鍵合（hybrid bonding）連接以及每一個TSV（硅通孔）都會引入不可忽略的電阻與電容負擔。同時，TSV所需的禁布區（KOZ）會擠占原本可用于標準單元布局的有效面積。

因此，LogicFolding的有效性必須在每一層之間逐級驗證，其核心判據可以理解為一個“延遲收益是否超過互連代價”的不等式約束：

這一約束的本質是：只有當垂直互連帶來的τ降低收益大于其引入的額外RC延遲時，三維堆疊才是有效的。

這一閾值在移動端關鍵路徑與存儲系統中已經被明確跨越，但在不同工作負載下仍然存在差異，并且隨著鍵合間距的進一步縮小，該邊界仍將持續移動。

能耗問題

需要明確的是，τ是一種“時間法則”，而不是“能量法則”。一個系統即便在功耗增加的情況下實現10倍速度提升，也并不違反τ scaling邏輯，但在現實工程中可能超出電網與散熱能力的約束。

因此，τ scaling必須與能源體系協同演進，形成“能量伴隨路徑”。這一方向包括：

• 記憶語義化互連結構（減少冗余數據搬運）

• 近封裝或共封裝光互連（顯著降低每比特能耗）

• 背面供電技術（提升供電效率與密度）

• 存算一體或近存計算架構

• 在數據中心層面進行精細化DVFS管理（動態電壓頻率調節）

本質上，這是將系統中“時間裕量”重新分配為“能量裕量”的過程。τ優化在某些條件下可以轉化為能量優化的上游變量。

基準測試體系

當前主流性能評估體系，如Linpack、MLPerf與SPEC等，均建立在“單一標量指標能夠代表系統性能”的假設之上。然而，這一假設在多層級、強耦合的τ系統中已不再成立。

τ范式下的系統評估需要一種新的方法——τ剖面（τ-profile）基準測試。這類測試不再輸出單一性能分數，而是輸出一個跨層級的τ向量，用以描述系統在器件層、電路層、芯片層與系統層各自的主導延遲與剩余優化空間。

在這種框架下，系統瓶頸不再隱藏于平均指標之中，而是顯式呈現為“主導τ層”。而這一主導層，恰恰定義了下一階段最值得投入優化的方向。

總體而言，這些開放問題共同說明：τ scaling并不是一個已經完成的理論體系，而是一個正在形成中的跨層系統方法論。其真正的挑戰，不在于單點技術突破，而在于如何在復雜工程系統中建立統一的時間優化語言。

1. 六年回顧，十年展望

在2020年5月至2026年5月的六年周期中，華為半導體在移動、AI、汽車、工業與基礎設施等多個領域完成了381款芯片的設計與規模化量產。覆蓋如此廣泛產品組合的工程實踐，為τ scaling這一假設提供了持續的驗證基礎。

在這一技術路徑的整體演進中，τ scaling所提出的核心判斷在多個層級上均表現出一致性與延續性。

在器件與電路層面，隨著工藝與架構協同演進，晶體管密度預計將從155 MTr/mm2持續提升，并在2031年前后邁向400 MTr/mm2以上的水平。這一增長并非僅由傳統幾何縮放驅動，而更多來自結構性優化與系統級設計方法的共同作用。

在芯片層面，以LogicFolding為代表的三維邏輯重構技術，已經在先進移動SoC中驗證了一點：即便在固定制程節點條件下，通過改變邏輯、存儲與互連的空間組織方式，關鍵路徑頻率、能效與系統密度仍然可以持續提升。這意味著性能演進不再完全依賴工藝代際推進，而開始部分轉向架構與拓撲優化。

在系統層面，Unified Bus與Hi-ONE等技術進一步證明：原本以微秒為單位的通信延遲（communication τ），可以被壓縮至納秒級別，使得跨芯片乃至跨機架的AI集群在行為上逐漸逼近“單一一致性機器（coherent machine）”的系統形態。這一變化標志著系統邊界正在被重新定義。

展望未來，基于當前技術演進路徑的外推結果顯示：CPU性能核心頻率有望在2029年前后邁向4 GHz甚至更高水平；Kirin SoC整體能效在3至5年內有望實現超過2倍的提升（典型負載條件下）；而AI硬件系統的整體集成度則有望在2035年前實現超過100倍的增長。

然而，比任何單一產品或指標更重要的，是這一體系背后的方法論意義。

τ scaling是自Dennard縮放以來，首次為整個計算棧提供統一優化目標的系統性原則。它將不同領域的工程角色——工藝工程師、電路設計師、體系結構設計師、系統工程師以及軟件優化人員——統一在同一個量綱之下，使得跨層優化不再是隱性的經驗協同，而成為顯式可度量的共同目標。

在這一框架中，任何單一層級的優化成果，只有在最終反映為系統τ的降低時，才具有完整意義。

同時，這一轉變也重新定義了產業投資邏輯。未來的資源配置不再僅僅圍繞“先進制程節點”，而是更多轉向“τ優化能力”的構建能力，即系統級延遲壓縮能力的整體競爭。因此，封裝技術、存儲帶寬與系統互連架構，其戰略權重正在逐步上升，并在某些維度上開始超越單純邏輯制程本身。

對于長期習慣將“摩爾定律”等同于“技術進步”的工程群體而言，這一轉變并不容易被立即接受。但從系統演化的角度來看，一個基本事實正在變得不可回避：幾何縮放主導的時代已經結束，否認這一點并不能改變現實約束。

技術進步的主軸，正在從“尺寸縮小驅動的加速”，轉向“跨層τ優化驅動的加速”。在這一新的范式中，未來六到十年內率先以τ作為核心優化目標的公司、研究機構與生態系統，將在下一階段計算體系的形態塑造中占據主導地位。未來十年的研究與工程任務已經基本明確，但挑戰同樣是系統性的：工具鏈、標準體系、性能基準、器件物理模型以及經濟學框架，都需要跨組織協作才能完成。因此，這一觀點不僅是一份階段性技術總結，也更像是一份面向整個行業與研究共同體的邀請。

方向已經清晰，但路徑仍需共同完成。

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