華為給半導體換了把尺子

作者 | 林克

編輯丨 松壑

半導體行業有一個公開的秘密：摩爾定律正在走向極限。

這件事是被行業默認的，過去60年，從Intel、臺積電到ASML，整條產業鏈賴以運轉的底層規律正在迎來挑戰。

今天最先進的納米級芯片柵極寬度只有十幾個硅原子，再小下去，由于量子隧穿效應的存在，電子將不再被半導體有效約束。

不斷縮小制程這條路走了六十年，所有人都知道盡頭在哪里，但沒有人愿意公開承認。

直到2026年5月25日，華為公司董事、半導體業務部總裁何庭波發布了一條新的半導體演進原則：

韜（τ）定律，其核心命題正是是以"時間縮微"替代摩爾定律的"幾何縮微"。

隨著摩爾定律逼近極限，何庭波認為一條新的路徑值得探索，即不再追求晶體管的縮小，而是讓信號跑得更快。

基于這條路徑，華為過去六年量產了381款芯片。今年秋季發布的新一代麒麟芯片，將在不更換制程的前提下實現晶體管密度50%以上躍升。到2031年，華為計劃讓芯片的晶體管密度追平1.4納米制程的同等水平，用的正是這套方法論。

事實上，韜定律并不是憑空出現的，從英偉達到臺積電，從AMD到海力士，整個半導體行業已經在同一個方向上摸索了將近十年。

華為的這一次發聲，正式首次將這場探索勾勒出了一條清晰框架與標準。

一

舊路的盡頭

τ（tau）在電路理論中被稱作"時間常數"。

一顆芯片里有數十億個晶體管，它們之間由金屬導線連接。信號沿著導線跑，但導線有阻力，越長阻力越大，信號就越慢。

因此τ越小，信號越快，芯片性能越強。

過去數十年晶體管縮小的過程，本質上不僅提升了晶體管密度，也同步降低了寄生電容與信號傳播延遲，因此RC時間常數長期處于下降通道。

韜定律的思路充滿了第一性原理的味道，既然目的是降低τ來提高效率，那除了把晶體管做得更小，顯然也可以在其他維度實現壓縮。

何庭波把τ拆成了四層：晶體管層、電路層、芯片層、系統層，每一層都有不同的辦法壓縮時間。

韜定律之所以要堅定的走這條新路，是因為舊路走到頭了。

1965年，戈登·摩爾提出了單位集成電路晶體管數量大約每兩年翻一番的預言。摩爾定律既是產業規律，也成為了產業共識，所有人按照這個節奏研發、投資、建廠，最終讓預言自我實現。

它早期還有一個完美搭檔：登納德縮放定律，即晶體管縮小之后，功耗密度保持不變，這意味著芯片不光更快了，發熱也是可控的。

兩條定律疊在一起，構成了信息工業長達半個世紀的底層信仰。

從設計、制造到設備材料的整條產業鏈，所有人都在同一個賽道上跑。納米級的先進制程逐漸成為整個行業的權力坐標，能造出最先進制程芯片的公司，就更容易站在食物鏈頂端。

登納德縮放在2005年前后率先倒下，人們發現尺寸太小的時候芯片的發熱不好控制了，這最終讓英特爾放棄頻率思維，并開始轉向了多核路線。

智能手機時代的崛起，確實讓摩爾定律撐得更久。

但進入個位數納米時代之后，每一步縮微都是指數級的成本和難度提升。一座3納米晶圓廠的建設成本百億美元起步，全球玩得起的玩家如今屈指可數。

何庭波在論文中寫得更直白：

7納米之后，純粹靠尺寸縮小帶來的收益已經趨于平緩。

隨著先進制程進入深水區，互連延遲、功耗與數據搬運成本，在系統性能中的占比越來越高，何況僅靠先進制程帶來的成本上升問題越來越難以控制。

于是，過去半個世紀支撐行業的核心承諾"每一代用更低的成本造更多的晶體管"的正在無法兌現了。

二

參與者如何突圍

產業內的重量級選手都曾向這個方向發起過突圍。

最早、最激進是英偉達所致力于的集群擴展。

2016年，英偉達在Pascal架構的P100上引入了一種叫NVLink的GPU間高速互聯總線，黃仁勛要解決的就是GPU之間的數據傳輸痛點。

十年后回看，這個押注是精準的。從第一代NVLink到2024年Blackwell架構的第五代，GPU間互聯帶寬翻了幾十倍。

GB200 NVL72把72顆GPU用第五代NVLink連成一個整體，單GPU雙向互聯帶寬1.8TB/s，整個NVLink域的總帶寬超過130TB/s。英偉達甚至用NVLink-C2C把GPU和CPU直接焊在一起，共享統一內存空間。

首次發布會上，黃仁勛也更愿意花時間來講"互聯"而不只是"算力"。

AMD走了另一條路。

2019年，Zen 2架構開始把處理器拆成多顆小芯片分別制造，再封裝到一起，致力于突破光罩尺寸限制和穩定良率，這個被命名為Chiplet的思路在AI芯片上走得更遠：2023年底發布的MI300X用臺積電的3D封裝技術，把多顆計算芯粒和I/O芯粒垂直疊放在一起，單顆封裝集成了1530億個晶體管和192GB HBM3內存。

AMD不再死磕先進制程，而是用"拆開來造，拼起來用"的方式，在封裝層面實現了過去單顆芯片做不到的集成度。

臺積電的轉向同樣明顯。

許多年來，臺積電的先進制程敘事就是不斷縮小，從5nm到3nm、2nm一路往下沖。

但從2023年開始，先進封裝在臺積電的資本開支和戰略敘事中占比急速攀升。

瞄準帶寬密度的CoWoS把GPU芯片和HBM內存緊貼在一起的封裝技術產能長期供不應求，成了AI芯片出貨的重要環節。

2026年技術論壇上，臺積電發布了"三層蛋糕"AI平臺架構：底層運算，中層封裝集成，頂層光子互連。最上面那層COUPE技術，用光信號替代電信號在芯片間傳輸，能效提升數倍，延遲降低一個數量級。制程之王開始講封裝和光的故事。

內存廠商的軍備競賽更加白熱化。

SK海力士和三星圍繞HBM展開的競爭，核心目標就是讓內存離計算更近、喂數據更快。從HBM2到HBM3再到HBM3E，每一代都在把內存芯片堆得更高、和GPU貼得更緊。

下一代HBM4將引入混合鍵合技術，不再需要焊料凸塊，銅和銅在原子層面直接連接，互連密度提升一到兩個數量級。

此外，還有Intel的Foveros 3D封裝、行業聯合推動的UCIe芯粒互連標準、硅光互連的產業化加速。

整個行業其實都在調整方向，向一個共同的目標發起挑戰：

當晶體管縮不動時，就讓數據跑得更快一些。

近十年來，研發重心開始從"制造更小的開關"轉向"修建更快的公路"。

三

華為的長板與定位

在這場行業級的突圍中，華為處于一個非常特殊的位置。

先進光刻設備受限，讓華為比別人更早、更迫切地面對一個問題，如果制程縮微成為障礙，如何通過工程設計來達到目標效率。

但這反而是通信出身華為的優勢領域。

從程控交換機到5G基站，華為幾十年積累的核心能力之一，正是把大量分散的節點組織成一個協調運轉的系統。

當AI時代的數據中心越來越像一個超大型通信網絡，華為的長板突然有了新的戰略價值。

四層優化體系中，器件層的切入點，同樣是優化晶體管周圍連線的阻力，從物理底層壓縮信號延遲。

在電路層，華為采用了一種名為邏輯折疊（LogicFolding）的方法。

傳統芯片電路鋪在一個平面上，信號左右繞行，走線越長越慢。邏輯折疊把電路從一層展開成兩層，像把一張紙對折，原本要橫著跑很遠的信號路徑，折疊后縱向直通。

麒麟2026的實測數據：晶體管密度單代提升超過50%，能效提升41%，CPU頻率回升到3.1GHz，緩存頻率提升超過40%，核心線路長度縮短約30%。后續計劃三層、四層折疊，到2029年頻率突破4GHz。

這和AMD的3D芯粒堆疊、Intel的Foveros方法論有相似性，都是從平面走向立體。區別在于AMD和Intel是把多顆不同芯片垂直疊放，華為是把同一顆芯片內部的電路對折。

在芯片層，華為做軟件、架構、芯片三者協同。

即根據實際任務需求來調配芯片內部的資源分配，砍掉一切不必要的等待。正如英偉達在CUDA生態上的深度協同、AMD在ROCm上的推進，都是同一命題的不同解法。

系統層或許是華為獨特基因發揮最大的地方。

靈衢總線在2019年立項歷時六年發布，用統一協議替代了AI集群中層層疊疊的通信協議棧。實測效果是系統通信延遲從幾十微秒降到約100納秒，降了近500倍。

在靈衢之上，Hi-ONE光互連引擎用光替代銅傳輸數據，單模塊帶寬8Tb/s，傳輸距離從不到1米擴展到100米。

拿英偉達做對比：英偉達用NVLink + NVSwitch + InfiniBand分層組合解決互聯問題，華為靈衢的思路是用一套協議打通所有層級。

英偉達GB200 NVL72把72顆GPU連成一個整體，華為Atlas 960 SuperPod用靈衢把15488張昇騰卡連成一個超節點。

兩家從各自的技術出發其實走向了同一個目的地：讓幾萬張卡像一臺機器一樣協同工作。

何庭波本人的經歷，同樣是華為芯片命運的縮影。她1996年加入華為做光通信芯片，1998年獨自赴上海組建3G芯片團隊，后赴硅谷工作兩年，此后長期執掌海思。

2019年遭遇供應鏈危機時，正是何庭波發出那封著名的"備胎轉正"內部信，她既是華為芯片事業的靈魂人物，也是最深切感受到制程受限之痛的人。

某種意義上，韜定律同樣是這種壓力的產物。

四

系統與鏈條重構

韜定律做的，其實是將行業這些年的集體轉向以更系統化的方式來定義。

英偉達在NVLink上砸了十年，解決的是系統層的τ。臺積電做CoWoS和3D封裝，解決的是電路層和芯片層的τ。SK海力士做HBM，解決的是存儲與計算之間的τ。AMD做Chiplet，解決的是芯片間通信的τ。

每家公司都在從自己的角度壓縮時間，但之前沒人把這些努力放在同一個坐標系下做系統級的集成與敘事。

華為韜定律的特殊之處在于它把這個坐標系立了起來。何庭波在論文中寫了一句有分量的話：

τ縮放是自登納德定律以來，第一個在整個計算棧中建立共享優化目標的縮放原則。

當摩爾定律作為統一坐標系的功能逐漸減弱，整個行業確實需要一把新的尺子。

過去六十年，半導體行業用來測量進步的尺子更多是看納米級制程，這把尺子簡潔有力，但它量的其實一直是個不具有第一性的代理指標——晶體管縮小本身不是目的，而更高的算力密度和縮短信號傳播時間才是。

但如今這把尺子縮不動了。

換尺子意味著話語權重新分配。過去，站在食物鏈頂端的是掌握最先進制程的公司。而在"時間縮微"的維度上，封裝廠、內存廠、互連協議的定義者、系統架構師，都可能參與只屬于前沿制程的游戲。

臺積電的先進制程仍有不可替代的價值，但韜定律把它從唯一變成了多種選擇當中的一條。

何庭波最后說："未來一定屬于開放合作。在半導體演進的路徑上，沒有一家企業可以獨自完成所有答案。"

正如CUDA生態的用戶共創，韜定律的建設同樣需要生態

正如英偉達需要臺積電的封裝，臺積電需要SK海力士的HBM，SK海力士需要混合鍵合設備廠商的良率突破，華為的靈衢也離不開光模塊等供應鏈的豐富。

韜定律描繪的四層優化體系，每一層分屬不同產業環節，而這將帶動半導體產業鏈的再一次重構。

過去六十年，半導體行業的競爭核心是誰先做到下一個納米。

這個賽點幾代工程師的職業生涯，決定了幾萬億美元的資本流向。

如今這句話的有效期正在到期，取而代之的關鍵變成了：

誰能讓信號少跑一納秒。

過去量空間，現在量時間。

聽起來只是換了個單位，但上一次半導體行業更換度量衡，還是1965年。

這背后注定是整條產業鏈的權力、利潤和游戲規則的重新排列。

重排不會在一夜之間完成，但方向已經不可逆了。

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