華為發布半導體新定律！下一代麒麟芯片性能大漲

不拼納米拼速度，華為給半導體行業指了條新路。

5月25日，在2026國際電路系統研討會上，華為公司董事、半導體業務部總裁何庭波，正式發表“韜（τ）定律”。

這是中國在全球半導體領域首次提出指導產業發展的新原則。

受此影響，芯片概念股紛紛大漲，東芯股份、云鼎科技漲停。

不執著于更小納米制程

縮短物理距離，節省時間

“韜定律”創新性提出用“時間縮微”來替代“幾何縮微”。

過去秉持的摩爾定律，核心是“幾何微縮”，即通過不斷縮小晶體管尺寸，來增加單位面積的晶體管數量。

類似于讓工人變小，同一個工廠容納更多的工人，從而能去處理更復雜的任務。

每隔18-24個月，芯片上的晶體管數量翻一番，性能翻倍、成本減半。

但近幾年，研究人員發現當芯片制程進入納米級別，晶體管小到只有幾十個原子寬時，量子隧穿效應會讓電子失控泄漏，導致芯片發熱、功耗失控，

這意味著單純通過壓縮芯片制程來提升性能這條路，已經在物理意義上走不通了。

并且，目前研發和生產更小制程芯片的成本，已經變成了天文數字。一座3納米工廠的建設成本動輒超過200億美元，只有極少數巨頭玩得起。

既然這條路不好走，華為選擇打造新路“彎道超車”。

它不再執著于把晶體管本身變得更小，而是通過縮短信號在芯片內處理和傳輸的時間，以提升芯片整體的運行速度，這就是“時間微縮”。

實現“時間微縮”的關鍵在于“邏輯折疊”這項核心技術。

傳統芯片設計就像在一張二維平面圖紙上布局，隨著芯片越來越復雜，信號在平面繞路上花費了大量時間，產生延遲和功耗。

“邏輯折疊”就類似把這張二維的圖紙像折紙一樣折疊起來，把一層工廠改成多層工廠，這使得原本相距很遠的模塊在物理距離上大大縮短，信號走的路更少，時間延遲降低。

“韜（τ）”不是華為首創的名詞，它在電路理論中代表時間常數，即信號在電路中完成一次開關切換所需的基礎時間，τ值越小，意味著電路速度越快。

過去摩爾定律通過讓晶體管變小、縮短電路，以提高每個晶體管的響應速度；韜定律則是縮短物理路徑，讓軟件、架構和芯片三位一體協同更加高效，從而降低τ值。

新一代麒麟芯片

性能將大幅提升

韜定律不是一個僅存于理論意義上的構想，華為已經付諸實踐。

過去6年里，華為基于韜定律，成功設計并量產了381款芯片。

何庭波還宣布，今年秋季，華為將推出下一代麒麟手機芯片，這是首款采用邏輯折疊技術的芯片，性能將大幅提升。

根據何庭波今天署名發表的論文《多層電子系統的時間縮微理論》，利用邏輯折疊技術，麒麟2026晶體管密度在單代之內從155MTr/mm2階躍提升至238MTr/mm2，單代提升55%，相當于三年常規迭代的升級幅度。

華為預計，到2031年，基于韜定律打造的芯片，其晶體管密度將達到1.4納米制程的同等水平。

這是什么概念？臺積電2022年量產N3B，2023年量產N3，3納米節點一直用到現在。

預計在今年秋季量產2nm，不出意外2nm工藝也要用三四年。

按照這個生產路線，等到臺積電開始量產1納米級別的A14工藝，差不多也要等到2031年前后。

這意味著華為將有可能真正追平甚至反超成為全球最頂尖水平。

“芯片女皇”帶領研發20年

從備胎到定義規則

華為半導體最早起源于1991年成立的“集成電路設計中心”，最初僅為自家交換機降本增效。

被稱為“芯片女皇”的何庭波加入后，恰逢與摩托羅拉的收購談判破裂，華為創始人任正非決心自研芯片。

他交給何庭波一個近乎瘋狂的任務：“給你2萬人，每年4億美金，一定要站起來！”當時整個華為才3萬人，年研發經費不足10億美元，堪稱傾全公司之力進行一場豪賭。

35歲的何庭波頂住壓力接了下來。2004年海思半導體成立，“備胎計劃”正式啟動。

早期芯片性能落后、發熱嚴重，屢遭冷遇，但何庭波鼓勵團隊“總有出頭的一天”，任正非也堅持即使暫時沒用也要繼續做。

2013年，海思在何庭波的帶領下實現首次盈利，營收達92億元。次年發布的麒麟910集成了自研4G基帶，標志著華為正式進入手機SoC時代。

2019年國際局勢突變，時任海思總裁的何庭波發布全員信，宣布備胎芯片“一夜轉正”。但因供應鏈切斷，手機產品線更新一度受阻。

直到今年3月，在華為春季全場景新品發布會上，華為終端CEO何剛宣布，華為手機實現全面回歸。

至此，華為旗下所有手機產品線全都搭載自研麒麟芯片。

從備胎到領軍，從追趕到定義規則，何庭波與她的團隊用二十多年，生生在巨頭的籠罩下踏出了一條血路。

未來已至，華為的芯片故事，才剛剛開始。