廣東
7月22日，華為心聲社區轉發了《人民日報》對何庭波的專訪文章，華為創始人任正非親自撰寫代序《道可，道非，常道》，完整發表對韜（τ）定律的權威定調。任正非表示：“道可，道非，常道。τ定律是華為可以選擇的唯一一條突圍道路。”
他表示，其他廠家是有多條道路可選擇的。華為為了逃生、活著、活下去、活得好，數萬名員工6年來不斷迭代，走出了一條已經成熟的道路。“不是為了去顛覆什么，取代什么，而是找到了可以選的一條路。我們與高級社團交流時選擇‘只闡述，不激辯’”。
今年5月25日，在電氣電子工程師學會（IEEE）舉辦的國際電路系統研討會ISCAS 2026上，華為何庭波發表題為“半導體新路徑探索與實踐”的主旨演講，系統闡釋韜(τ)定律。按照這一思路，半導體與電子系統的持續演進不再單純依賴晶體管尺寸縮小，而是通過邏輯折疊、全棧軟硬芯協同、系統互聯重構等方式，持續降低時間常數τ。
半導體產業過去數十年的高速發展，很大程度上建立在摩爾定律所代表的幾何縮微路徑之上。通過不斷縮小晶體管尺寸，芯片在單位面積內容納更多晶體管，從而獲得更高性能和更低成本。然而，隨著工藝演進逼近物理極限，晶體管繼續縮小所帶來的成本紅利逐漸減弱，傳統路徑面臨越來越高的技術門檻和經濟壓力。
在這一背景下，華為提出韜(τ)定律，試圖以“時間縮微”替代傳統的“幾何縮微”。所謂“時間縮微”，核心在于持續壓縮信號傳播時延，通過降低系統各層級的時間常數τ，推動性能、能效和晶體管密度繼續提升。與傳統路徑相比，韜(τ)定律并不把重點僅放在尺寸變小，而是將器件、電路、芯片和系統納入統一優化框架，強調跨層級協同帶來的整體效率提升。
在器件層面，韜(τ)定律關注晶體管、互連電阻以及寄生電容等底層因素，通過優化器件級時間常數，為性能提升打下基礎。在電路層面，華為提出邏輯折疊技術，試圖突破傳統二維平面布局的物理邊界。據介紹，邏輯折疊可以顯著縮短關鍵路徑的走線長度，降低信號傳播過程中的電阻和電容負載，從而帶來晶體管密度和電路性能的提升。
何庭波介紹，在過去六年的實踐中，基于韜(τ)定律，華為已設計并量產381款芯片，覆蓋千行百業需求。其中，將于2026年秋季面世的麒麟芯片將率先采用邏輯折疊技術，性能大幅提升。按照華為的預期，到2031年，基于韜(τ)定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。
此前，華為副董事長、輪值董事長徐直軍在接受采訪時表示，在華為內部，“韜定律”也被稱為“何式定律”。華為所有產品都能基于國產設計、制造并規模供應，真正實現徹底不依賴。
采寫：南都·灣財社記者 程洋
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