IBM把制程推到0.7nm！指甲蓋大小芯片集成近1000億晶體管

當地時間 6 月 25 日，IBM 在紐約約克鎮(zhèn)高地（Yorktown Heights）發(fā)布了“全球首個亞 1 納米芯片技術”：該節(jié)點名為 0.7 納米（也稱 7A），相對 IBM 2021 年發(fā)布的全球首個 2 納米節(jié)點，新工藝的晶體管密度翻了一番，性能提升 50%，能效提升 70%。

IBM 還表示，該節(jié)點最早將在 2031 年前后量產。消息公布當日，IBM 美股盤前一度漲超 6%。

半導體行業(yè)已沿用六十余年的納米刻度，被這家早已退出芯片制造的公司推至下一個數量級的入口。

0.7 納米里有什么？

現代主流芯片的基本構造是“互補金屬氧化物半導體”（CMOS），即將 n 型和 p 型晶體管成對放置：前者靠電子導電，后者靠空穴（電子缺失位置）導電，兩者結合，才能讓芯片在靜態(tài)時幾乎不耗電。

作為全新一代半導體制造工藝，在 7A（7 埃，1 埃是一個氫原子的直徑）節(jié)點下，一塊指甲蓋大小的硅片可集成近 1,000 億個這樣的晶體管，較前代 2 納米節(jié)點的密度翻了一番。

（來源：IBM）

這一突破源于 IBM 自主研發(fā)的全新晶體管架構：納米堆疊（Nanostack）。IBM 研究院院長杰伊·加貝塔（Jay Gambetta）表示：“借助我們全新的納米堆疊架構，我們不僅在打造更小的晶體管，更在重新定義芯片的構建方式，從而實現性能與能效的大幅提升。”

該技術將兩類晶體管在垂直方向上重疊并錯位排列，每一層晶體管的正面和背面分別承擔信號與電源的走線。兩層之間通過一層超薄介電鍵合（dielectric bonding）隔開，上下層的溝道材料、柵極堆疊和閾值電壓可以分別調校，互不綁定。

物理參數上，每片納米片高約 5 納米，相當于 15 個硅原子的厚度；兩層之間的間距為 9 納米。

2025 年 6 月，59 位 IBM 研究人員在一篇發(fā)表在國際超大規(guī)模集成電路技術與電路研討會（VLSI）的會議論文中，首次演示了可制造的多通道納米片上納米片（nanosheet-on-nanosheet）集成，并給出 4 軌道單元的設計預測。

在 2026 年的 VLSI 技術與電路研討會（VLSI Symposium）上，IBM 團隊發(fā)文進一步報告稱，納米堆疊技術在靜態(tài)隨機存取存儲器（SRAM）單元上實現了約 40% 的面積縮放，并通過 CMOS 集成中的超薄介電鍵合、雙通道工程能力的演示，以及功能性 CMOS 反相器的正常開關這三項實驗得到驗證。

SRAM 是處理器內部最快的存儲介質，緊貼計算單元。它的尺寸大小直接決定了處理器能在片上存放的數據量。然而，從 7 納米以下開始，SRAM 單元幾乎停止了縮放，這催生出一個名為“存儲墻”（memory wall）的問題：計算單元越做越快，但存儲單元跟不上，處理器被迫等待數據。

這個問題在 AI 推理時代被進一步放大。生成式 AI 模型動輒數百億參數，數據流量極大。如果片上 SRAM 無法繼續(xù)做大做密，芯片就必須依賴外部的 HBM（高帶寬存儲器）或 GDDR（圖形雙倍數據率存儲器），這些外部存儲的訪問速度更慢，且功耗成本更高。因此，納米堆疊真能在 5 年內進入量產，將有望徹底革新 AI 芯片架構設計。

但由于尚未完整流片，IBM 明確表示，他們的數據來源于“預計”，即基于器件模型和電路仿真推演出的結果。此外，對于節(jié)點命名，公司也使用了頗為微妙的表述：“如今的晶體管節(jié)點指代的是一代制造技術，而非精確的物理尺寸。”

這暗示 0.7 納米僅為工藝代號，不代表芯片上真的能存在 7 埃寬的物理結構。作為參照，臺積電（TSMC）的 N3 節(jié)點、英特爾（Intel）18A 的真實尺寸也都不是“字面意思”。

不造芯片，如何搶先定義下一代工藝？

前幾代工藝中，兩類晶體管被并排放置在硅片平面上，二者的橫向間距是單元尺寸的硬限制。為突破這一瓶頸，業(yè)內早已形成關于發(fā)展互補場效應晶體管（CFET）的共識。

但截至目前，英特爾、三星（Samsung）、臺積電等主流代工廠，以及位于比利時的校際微電子研究中心（Imec）都只做到改良型的納米片環(huán)繞柵極（GAA）架構，CFET 在量產時間表上遠不可聞。

其中，英特爾的 18A（1.8nm 代際）節(jié)點整合其 GAA 晶體管（英特爾稱 RibbonFET）技術和 PowerVia 背面供電網絡，已在 2025 年進入量產。下一代 14A 計劃于 2027 至 2028 年量產，將使用第二代 RibbonFET 加改良版背面供電（英特爾稱 PowerDirect），并未引入 CFET。

臺積電的 A16 節(jié)點（1.6nm 代際）產品實際量產要到 2027 年啟動，A14 計劃于 2028 年量產，同樣基于第二代納米片架構。公司明確表示，CFET 是“A14 之后的研究方向”，且并未給出具體時間表。

三星的 SF2Z 節(jié)點（2nm 代際加背面供電）計劃 2027 年量產；SF1.4（1.4nm 代際）原計劃 2027 年量產，但據多家媒體報道可能推遲到 2028 至 2029 年。其雖在 Forksheet 架構（介于納米片和 CFET 之間的過渡方案）上有專利布局，但同樣未公開 CFET 的量產路線。Imec 的判斷是，以公開路線圖為準，CFET 的量產可行性要到 A7 節(jié)點之后才會顯現。

為何這些廠商和機構在生產一線深耕多年，最后卻被納米堆疊搶了先？IBM 能拿出可演示的初步成果，要從架構、工藝、材料和設備協作四個層面說起。

在架構層面，納米堆疊的關鍵在于錯位。IBM 研究院全球半導體研發(fā)副總裁卜慧明（Huiming Bu）對這項技術的形容是：“就像砌磚墻，而非疊羅漢”。每一層晶體管在垂直方向上交錯排列，n 型和 p 型晶體管之間不必共用一組橫向柵極，每個晶體管的正面和背面都能獨立連接，各有自己的柵極堆疊。

圖 | 納米堆疊微觀結構（來源：IBM）

伊利諾伊大學厄巴納-香檳分校（UIUC）材料科學與工程系教授曹青（Qing Cao）向《麻省理工科技評論》（MIT Technology Review）指出，AMD 的 3D V-Cache、華為的“邏輯折疊”（Logic Folding）技術及指導該技術的“韜（τ）定律”，都屬于“兩層芯片”方案，要把兩塊獨立的芯片疊在一起；而納米堆疊則是在同一片晶圓的晶體管層級完成的垂直集成。

工藝層面的關鍵突破是超薄介電鍵合。要把兩層晶體管疊在一起，中間必須有一層既能實現電氣隔離，又足夠薄、不破壞密度的介質。IBM 演示的“可制造的多通道納米片上納米片”，其核心突破點也在于，極度狹窄的縱向空間內完成晶圓-晶圓鍵合，同時控制對齊精度和熱預算。

在傳統的并排 CMOS 結構中，n、p 型晶體管被一連串共享的工藝步驟強行綁在一起，因此，在選擇材料階段必須“遷就”彼此。而納米堆疊技術不同，上下層晶體管被介電鍵合分隔后，n 型和 p 型晶體管的溝道材料、柵極堆疊和閾值電壓調控都可以分別優(yōu)化，進一步拓寬了二者的設計自由度。

要想在亞 1 納米節(jié)點上印刷超精細電路，還差一臺關鍵設備。近日，IBM 位于紐約州奧爾巴尼（Albany）的納米技術綜合體（Albany NanoTech Complex）即將落地阿斯麥（ASML）制造的一臺高數值孔徑極紫外光刻機（High NA EUV），該設備目前在全球的已交付數量不足十臺。

不過在這之前 IBM 聯合泛林集團（Lam Research）、東京電子（Tokyo Electron）和迪恩士半導體解決方案（SCREEN Semiconductor Solutions）三家半導體設備廠商，已在新工藝下產出了可工作的器件。

能跑在工藝最前沿，還和 IBM 特殊的行業(yè)定位有關。

2014 年 10 月，IBM 倒貼 15 億美元，將旗下全球商業(yè)半導體業(yè)務整體賣給格羅方德（GlobalFoundries），交易包括 ASIC 定制業(yè)務、兩座晶圓廠、超過 1.6 萬項半導體專利以及約 5,000 名員工。從那一刻起，IBM 徹底退出芯片制造，只保留前沿研發(fā)和高端處理器設計兩項核心能力。

IBM 后續(xù)形成了 “架構與工藝研發(fā)-外部代工生產-技術授權” 的運作模式：研發(fā)中心負責開發(fā)新一代架構和工藝，再通過技術轉移協議交給三星、Rapidus 等代工伙伴量產，代表性案例是 2021 年的 2 納米節(jié)點，納米堆疊技術大概率也將遵循這一模式。

基于此，IBM 無需在 2 納米或 1.4 納米等紅海市場中，與主流代工廠拼良率、推擴產，可以直接將研發(fā)資源聚焦于開發(fā)最前沿的架構創(chuàng)新，搶先定義下一代工藝的技術參照系；當然，代價是它再也不能親自把成果直接變成產品。

值得一提的是，今年 5 月，IBM 宣布與美國商務部簽署意向書，計劃在奧爾巴尼基地成立獨立子公司、“全球首家純量子芯片代工廠”Anderon，主營 300 毫米量子晶圓制造。美國政府將基于“芯片法案”提供 10 億美元資金，IBM 再追加 10 億美元投資。美國正有意將 IBM 奧爾巴尼基地打造為最前沿的硬件基地，其中既包括對經典芯片的工藝迭代，也有對早期階段量子硬件的制造探索。

誰來接下這個 5 年承諾？

IBM 展望，納米堆疊最早可在 5 年內進入量產路徑。這個時間表如果兌現，將是 IBM、甚至整個半導體行業(yè)史上最快從實驗室進入晶圓廠的技術路線之一。

圖 | 亞 1 納米芯片及晶圓（來源：IBM）

然而，IBM 自身的歷史參照不算樂觀。2021 年 5 月，公司發(fā)布全球首個 2 納米節(jié)點芯片原型，直到 2024 年，這套工藝才真正通過技術轉移進入小批量出貨階段。

從工藝角度看，14/10 納米到 2 納米的跨度遠小于 2 納米到亞 1 納米。量產的實現，依賴 IBM 對節(jié)奏的完美控制，并急速推進 High NA EUV 的工藝成熟度、量產良率、EDA 工具鏈對新架構的適配、合作伙伴的承接能力等一系列緊湊環(huán)節(jié)。即使不出一點差錯，5 年時間也顯得捉襟見肘。

IBM 研究院院長加貝塔在媒體溝通會上明確表示，公司“還沒有決定“是否將納米堆疊技術轉移給 Rapidus 或三星，這為量產承諾又蒙上了一層陰影。

這兩家目前也并不擁有對接納米堆疊的產能表現。其中，Rapidus 仍在為 2027 年的 2 納米量產爬坡；三星在 2025 年第四季度就啟動了 2 納米量產，但 1.4 納米節(jié)點則可能推遲，無法按預期 2027 年量產的時間表進行。除了老伙計，臺積電雖在納米片時期與 IBM 有過技術輸入關系，但兩家都尚未就納米堆疊技術的問題公開發(fā)聲。

五年復五年，五年何其多。在先進制程領域，五年量產的承諾幾乎已經成為一個代指不會被兌現的“梗”。我們不妨把這個承諾當成一份搖旗吶喊的招標書，有了下家之后，掰著指頭再等五年也不遲。

參考內容：

https://newsroom.ibm.com/2026-06-25-ibm-debuts-worlds-first-sub-1-nanometer-chip-technology

https://research.ibm.com/publications/nanostack-transistor-architecture-for-cmos-7a-node-and-beyond

https://www.eetimes.com/ibm-shows-sub-1-nm-chips-targeting-production-in-5-years/

https://www.technologyreview.com/2026/06/25/1139696/ibm-unveils-sub1nm-chip/

運營/排版：何晨龍

注：封面/首圖由 AI 輔助生成