做一顆模擬ASIC要花多少錢？

人力才是決定項目成敗、拉開行業(yè)差距的根本要素。

模擬ASIC的設(shè)計與生產(chǎn)成本可劃分為三大核心板塊：人力成本、軟件工具成本以及樣片流片制造成本。盡管這三大板塊對項目成功同等關(guān)鍵，但有一點需要重點留意：設(shè)計工具與晶圓代工廠屬于行業(yè)通用資源，所有半導(dǎo)體企業(yè)都能平等獲取。模擬ASIC出現(xiàn)性能問題，極少是由設(shè)計工具或代工晶圓廠導(dǎo)致的。

人力成本：拉開差距的核心因素

如果你計劃自研模擬ASIC，規(guī)格方案制定、電路設(shè)計與版圖布局是最關(guān)鍵的環(huán)節(jié)。這也是區(qū)分真正具備自研實力的企業(yè)與單純跟風(fēng)廠商的核心分水嶺。

上述環(huán)節(jié)對模擬設(shè)計專業(yè)能力要求極高。這里所說的研發(fā)團(tuán)隊，是擁有數(shù)百款復(fù)雜高精度模擬芯片落地經(jīng)驗的資深工程師，他們能夠攻克行業(yè)公認(rèn)無法實現(xiàn)的技術(shù)指標(biāo)。這類從業(yè)者普遍擁有30至40年以上從業(yè)經(jīng)驗，年薪可達(dá)35萬美元以上。這類人才稀缺、用人成本高昂，但每一分投入都物有所值。

一個核心結(jié)論：人力才是決定項目成敗、拉開行業(yè)差距的根本要素。

可行性研究：降低設(shè)計風(fēng)險

芯片開發(fā)的第一步，是由負(fù)責(zé)該芯片的工程師開展可行性研究，下文圖1展示了完整流程。

圖1可行性研究必須由芯片主設(shè)計工程師牽頭完成資料

可行性研究是一套風(fēng)險規(guī)避流程，目的是識別、量化各類潛在風(fēng)險，并制定對應(yīng)緩釋方案，保障項目順利落地。同時，設(shè)計團(tuán)隊可通過該環(huán)節(jié)測算整體設(shè)計周期，敲定固定開發(fā)總成本。

若流程規(guī)范完整，可行性研究最多耗時兩個月；如果項目包含大量原創(chuàng)技術(shù)研發(fā)，周期會更長；若芯片僅整合現(xiàn)有成熟硅IP，周期則會縮短。該環(huán)節(jié)成本區(qū)間為2萬至7萬美元，若后續(xù)雙方簽訂正式開發(fā)合同，這筆費(fèi)用會計入總開發(fā)成本。研究過程中需要開展仿真工作，因此項目初期就會產(chǎn)生高額軟件工具使用費(fèi)。

圖2設(shè)計階段同步產(chǎn)生人力成本與軟件工具成本

設(shè)計階段：從規(guī)格初稿到芯片架構(gòu)落地

設(shè)計階段包含多項核心工作：原本4至6頁的產(chǎn)品定義初稿規(guī)格書，會擴(kuò)充為篇幅超50頁的完整規(guī)格手冊，內(nèi)容細(xì)化至各項參數(shù)上下限、寄存器定義、功耗標(biāo)準(zhǔn)等全部細(xì)節(jié)。

規(guī)格手冊的完善程度，直接體現(xiàn)設(shè)計團(tuán)隊的專業(yè)水準(zhǔn)。手冊將作為選型依據(jù)，匹配適配芯片電壓、電流、噪聲、精度、成本等指標(biāo)的最優(yōu)晶圓廠及專屬工藝。

團(tuán)隊會以功能模塊為單位定義ASIC整體架構(gòu)，并安排深耕對應(yīng)模塊數(shù)十年的工程師負(fù)責(zé)開發(fā)，涵蓋電荷泵、24位及以上模數(shù)轉(zhuǎn)換器、高精度低溫漂基準(zhǔn)電壓源、斬波穩(wěn)定放大器等模塊。在條件允許的情況下，設(shè)計會增加寄存器可編程功能，優(yōu)化參數(shù)正態(tài)分布區(qū)間，最大化芯片良率。

多方協(xié)作、評審與設(shè)計管控機(jī)制

項目每周安排與客戶工程師的線上溝通會，同步項目進(jìn)度，同時提供多種優(yōu)化方案，可實現(xiàn)芯片性能提升、芯片面積縮減（降低成本）、抑制環(huán)境干擾（電噪聲、溫度波動）、拓展功能等優(yōu)化目標(biāo)。完成每一個核心功能模塊后，需組織客戶工程團(tuán)隊開展專項設(shè)計評審，從晶體管層級拆解模塊全部工作原理，評審材料包含電路原理圖、仿真指標(biāo)與規(guī)格要求對標(biāo)數(shù)據(jù)，以及配套外圍元器件清單。

項目周期內(nèi)統(tǒng)一采購全套設(shè)計軟件工具；每季度與客戶企業(yè)管理層召開會議，同步項目排期與資金使用情況；組建數(shù)字團(tuán)隊負(fù)責(zé)邏輯、存儲、寄存器相關(guān)開發(fā)工作。

測試方案：第三方測試平臺vs定制化測試系統(tǒng)

ASIC芯片設(shè)計工作同步推進(jìn)測試系統(tǒng)開發(fā)。高精度模擬ASIC的測試難度，有時不亞于芯片本身的研發(fā)，行業(yè)主要分為兩種實現(xiàn)思路：第一種，輸出專屬測試規(guī)格文檔，交由第三方測試機(jī)構(gòu)，依托其商用標(biāo)準(zhǔn)化測試設(shè)備完成測試。第三方機(jī)構(gòu)會根據(jù)規(guī)格推薦適配的測試機(jī)型號，并收取一次性開發(fā)費(fèi)用，用于開發(fā)適配該ASIC的專用硬件與配套測試程序。整套方案落地成本普遍在10萬至20萬美元。

Javelin公司采用第二種方案：定制專屬測試系統(tǒng)，完全匹配這款A(yù)SIC的測試需求。我們會搭建兩套完全相同的測試設(shè)備，一套用于晶圓探針測試，一套用于封裝后成品終測。設(shè)備可部署至任意第三方測試機(jī)構(gòu)，搭配對應(yīng)自動上下料機(jī)臺使用，也可獨立運(yùn)行。

我們更傾向這套方案，因為它能保證晶圓探針測試與成品終測的數(shù)據(jù)完全對應(yīng)；且出人意料的是，整體成本更低。該方案可靈活轉(zhuǎn)移測試場地，無需重復(fù)投入測試設(shè)備成本。

定制ASIC與標(biāo)準(zhǔn)化商用芯片的成本邏輯對比

標(biāo)準(zhǔn)化模擬半導(dǎo)體廠商研發(fā)通用芯片，面向數(shù)千家不同客戶銷售，企業(yè)自行承擔(dān)全部開發(fā)成本，并將研發(fā)費(fèi)用分?jǐn)傊羻纹蹆r。企業(yè)依靠市場部門預(yù)判充足銷量，長期覆蓋研發(fā)投入并實現(xiàn)盈利。

但定制ASIC的商業(yè)模式完全不同：項目僅有單一客戶，由客戶承擔(dān)全部開發(fā)費(fèi)用，作為交換，客戶獨享該芯片的獨家使用權(quán)。

獨家產(chǎn)權(quán)至關(guān)重要：客戶愿意承擔(dān)研發(fā)成本，往往是為了集成自有知識產(chǎn)權(quán)、研發(fā)全新技術(shù)，相比外購標(biāo)準(zhǔn)器件形成性能優(yōu)勢；除此之外，定制ASIC還具備芯片體積大幅縮小、功耗更低、規(guī)避元器件停產(chǎn)斷供風(fēng)險等多重優(yōu)勢。

軟件工具：功能強(qiáng)大，但使用成本高昂

集成電路開發(fā)總成本包含晶圓制造與封裝費(fèi)用，此處我們重點講解人力與軟件工具兩大成本，其中隱藏著不少容易被忽略的開銷。不熟悉芯片開發(fā)流程的人，看到相關(guān)費(fèi)用數(shù)字往往會感到壓力。

半導(dǎo)體行業(yè)常聚焦先進(jìn)數(shù)字工藝百億美元級的建廠資本開支，但模擬芯片開發(fā)的成本邏輯截然不同：無需大額生產(chǎn)設(shè)備投入，核心開銷集中在人力與工具授權(quán)租賃。

過去數(shù)十年，汽車電子、消費(fèi)電子、傳感器校準(zhǔn)與信號調(diào)理等模擬應(yīng)用需求爆發(fā)，推動模擬芯片設(shè)計工具實現(xiàn)跨越式升級，這類場景對精度、品質(zhì)、可靠性要求極高。模擬工程師主流工具包括楷登 Virtuoso與Spectre、新思科技Primetime、明導(dǎo) Calibre。

無論你選擇哪家廠商開發(fā)模擬ASIC，使用的基本都是上述通用工具，全行業(yè)均可采購。但工具授權(quán)價格昂貴，成本必須納入預(yù)算。官方未公開定價，且保密協(xié)議禁止用戶對外披露，行業(yè)估算一套完整模擬/混合信號設(shè)計授權(quán)（支持版圖繪制與電路仿真）單用戶年費(fèi)區(qū)間為15萬至30萬美元。一套授權(quán)僅供單人同時在線操作，累加后的開銷十分可觀。

樣片流片與光罩成本

絕大多數(shù)晶圓廠針對自有工藝推出多項目晶圓（MPW）服務(wù)，是低成本流片驗證硅樣品的優(yōu)質(zhì)渠道，能在量產(chǎn)前定位并修復(fù)各類設(shè)計缺陷。

主流工藝每月開放一次多項目晶圓流片；小眾工藝頻次更低，一年2至6次。若錯過流片窗口期，需等待較長周期。多項目晶圓并非開發(fā)強(qiáng)制環(huán)節(jié)，但條件允許時，它是量產(chǎn)前驗證早期硅片、調(diào)試測試系統(tǒng)的關(guān)鍵步驟。

無論是否采用多項目晶圓，量產(chǎn)階段最大的一筆工藝開銷為全套量產(chǎn)光罩，價格隨晶圓廠、芯片所需光罩層數(shù)浮動，整體區(qū)間為7.5萬至15萬美元。

圖3測試與封裝是ASIC制造成本的重要組成部分

經(jīng)驗決定成敗：管控ASIC開發(fā)風(fēng)險

標(biāo)準(zhǔn)化商用芯片若出現(xiàn)設(shè)計問題，半導(dǎo)體廠商可推遲上市，安排工程師修復(fù)問題。但定制ASIC沒有緩沖空間：客戶需要芯片按既定節(jié)點交付，支撐新一代產(chǎn)品上市。

切勿輕信企業(yè)宣稱擁有二三十年經(jīng)營歷史，經(jīng)營年限參考價值極低，核心要看一線研發(fā)人員的實操經(jīng)驗。每位工程師擁有多少年模擬ASIC獨立設(shè)計經(jīng)驗？

所有人都會犯錯，但試錯是學(xué)習(xí)的過程。你需要的團(tuán)隊，是數(shù)十年前就踩過同類坑、并沉淀成熟解決方案的資深工程師，不要讓你的項目成為新人的練手項目。你有權(quán)查看負(fù)責(zé)本項目工程師的完整履歷，主動要求審閱，并申請與工程師直接溝通。

由此引申另一點：你應(yīng)當(dāng)可以直接對接所有參與本芯片開發(fā)的工程師，不能接受項目經(jīng)理或市場人員作為唯一溝通壁壘。這類人員不具備專業(yè)技術(shù)能力，還會拉長溝通鏈路，而芯片項目大多對時間節(jié)點高度敏感。

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