北京
5月25日，華為在國際電路與系統研討會上正式拋出韜（τ）定律——核心思路：是不再一味死磕芯片尺寸，而是轉向“時間縮微”，給后摩爾時代的半導體開辟一條新路。
先看老規矩摩爾定律：過去50年，芯片靠“幾何縮微”，把晶體管越做越小，28nm→5nm→3nm，塞得越密，則跑得更快。但現在路走不通了——2nm逼近原子極限，電子會“穿墻漏電”，建一條3nm產線就要近200億美元，全球只剩兩三家企業玩得起。
華為的破局思路：用“時間縮微”替代“幾何縮微”。核心就一句話——不繼續縮路，讓信號跑得更快。
打個比方：芯片像一座城市，晶體管是樓房，信號是車流。摩爾定律是把路越修越窄、樓越蓋越擠，最后堵死。韜定律不繼續縮路，而是修高架、調信號燈、縮短紅綠燈等待時間，讓車跑得更順。
怎么實現呢？核心抓手叫“邏輯折疊”——是把平面電路在垂直方向折疊起來，縮短信號傳輸路徑。過去信號繞遠路，現在走垂直通道直上直下，延遲下來了，能耗也降了。
華為高管何庭波透露，華為過去六年基于韜定律已成功設計并量產了381款芯片，覆蓋手機、AI計算、通信等領域，這不是純理論，是跑通了的路線。
實測數據：今年秋季的“麒麟2026”將完整采用邏輯折疊，晶體管密度提升53.5%，能效改善41%，P核峰值頻率達到3.1GHz。預計2029年突破4GHz。
這條路線三年內就能讓普通人感知到——性能躍升、功耗不升反降，續航更長。
這還不只是一顆芯片的事。更關鍵的是，這是中國首次在全球半導體領域提出系統性產業指導原則。它跳出了長期由西方主導的“制程競賽”，將技術突破方向從“空間維度”轉向“時間維度”，為受限于光刻機瓶頸的產業提供了全新突圍思路。
別小看這個轉變——之前我們是在別人定的賽道上拼命追趕，現在華為在重新定義一條新賽道。業內大拿預計，到2031年，基于韜定律的高端芯片晶體管密度將達到等效1.4納米制程的同級別性能。
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