七日漲超50%！為何能提前“挖中”長電科技？

價值線 |來源

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向北|作者

秋水|編輯

價值線導(dǎo)讀

5月18日，價值線發(fā)文《逆勢暴漲！長電這家公司靠什么“繞過”高端制程封鎖？》，明確指出先進封裝是國產(chǎn)AI芯片突圍的唯一路徑。

自稿件發(fā)布日至今日收盤，僅七個交易日長電科技股價上漲超50%！5月份以來累計漲幅更是高達93%，穩(wěn)居本輪半導(dǎo)體行情領(lǐng)跑之位。

封測，曾被視為毛利率最低的“苦力活”，如今卻成了本輪行情的“先鋒部隊”。

逆轉(zhuǎn)的關(guān)鍵，不在制程，而在封裝——以華為昇騰為代表的國產(chǎn)AI芯片放量在即，先進封裝成為繞開EUV封鎖、實現(xiàn)高端芯片制造的唯一解法。

這一判斷在華為最新發(fā)布的“韜定律”中得到全面驗證，并最終引爆市場。

（月K線）

抓住華為韜定律的技術(shù)核心

華為此次發(fā)布的“韜定律”在字面上較為晦澀，但通過與摩爾定律的對比，其技術(shù)核心便易于把握。

韜定律與摩爾定律的本質(zhì)區(qū)別，在于技術(shù)演進范式的根本轉(zhuǎn)換。摩爾定律是“尺寸驅(qū)動”（Scaling-Driven），通過不斷縮小晶體管物理尺寸來實現(xiàn)性能提升。過去數(shù)年間，投資者耳熟能詳?shù)母拍罹鶉@“幾納米”展開，推動摩爾定律的技術(shù)核心是EUV光刻。在2020年的半導(dǎo)體行情中，光刻膠相關(guān)板塊成為最強細分方向之一（因缺乏正宗的光刻機標(biāo)的），當(dāng)時市場對半導(dǎo)體的理解基本圍繞著摩爾定律的技術(shù)核心展開。

而韜定律是“時延驅(qū)動”（Delay-Driven），通過系統(tǒng)性降低信號傳播時延來實現(xiàn)性能提升。韜定律采用“系統(tǒng)協(xié)同”模式——在器件、電路、芯片、系統(tǒng)四個層面上進行協(xié)同優(yōu)化，從而實現(xiàn)整體性能的最大化。這一方法論的關(guān)鍵在于，其對EUV光刻機的依賴度大幅降低。摩爾定律從7納米節(jié)點起高度依賴EUV光刻機（單臺售價約2億美元，僅ASML可供應(yīng)），且受美國出口管制而對華禁售。推動韜定律的技術(shù)核心不再是光刻機，而是邏輯折疊。邏輯折疊技術(shù)主要依靠先進設(shè)計及封裝能力，在現(xiàn)有可獲取制程上實現(xiàn)接近更先進制程的等效性能。

具體而言，相關(guān)技術(shù)包括但不限于：設(shè)計側(cè)（3D EDA工具、芯片架構(gòu)、電路算法等）；封裝側(cè)（2.5D/3D、混合鍵合、TSV、微互連、材料等）。

因此，在本輪行情中涌現(xiàn)出的新的結(jié)構(gòu)性龍頭，基本均圍繞韜定律的技術(shù)框架展開。

全球大廠全力加碼先進封裝

若將華為推出韜定律僅視作因無法獲取EUV光刻機而采取的無奈之舉或階段性權(quán)宜之計，則嚴(yán)重低估了先進封裝在全球半導(dǎo)體行業(yè)技術(shù)趨勢中的強度與熱度。

上一篇文章中已提及，臺積電在5月14日的技術(shù)論壇上披露：目前CoWoS已有超過80%的產(chǎn)能用于支持AI相關(guān)應(yīng)用，未來將持續(xù)以超過85%的年復(fù)合成長率擴充CoWoS與SoIC產(chǎn)能。

5月22日，AMD宣布向中國臺灣地區(qū)投資超100億美元，旨在擴大戰(zhàn)略合作伙伴關(guān)系并提升先進封裝能力，加速建設(shè)AI基礎(chǔ)設(shè)施。AMD將與日月光半導(dǎo)體（ASE）、矽品精密工業(yè)（SPIL）等合作伙伴攜手，共同開發(fā)并驗證下一代晶圓的2.5D橋接互聯(lián)技術(shù)。該技術(shù)可實現(xiàn)大規(guī)模高帶寬互聯(lián)，讓客戶部署更高效率的AI系統(tǒng)，改善整體經(jīng)濟效益。

英特爾近年來在先進封裝領(lǐng)域亦持續(xù)發(fā)力。其在先進制程量產(chǎn)上雖一直落后，卻于今年率先投產(chǎn)全球首個玻璃基板量產(chǎn)工廠，試圖以“玻璃基板+3D混合鍵合”實現(xiàn)彎道超車。Foveros Direct依托銅銅混合鍵合實現(xiàn)高密度3D堆疊，已落地高端算力芯片。同時，英特爾大力推進玻璃基板替代傳統(tǒng)基板，結(jié)合CPO、UCIe生態(tài)，以此對標(biāo)行業(yè)主流封裝方案，搶占AI封裝市場。

兩個深層次原因：成本與能耗

當(dāng)諸多巨頭均將大量精力和資本轉(zhuǎn)向先進封裝，其背后必然存在深層次的原因。

第一個深層次原因：先進制程的研發(fā)和量產(chǎn)成本已達到產(chǎn)業(yè)難以承受的水平。

芯片設(shè)計成本隨制程演進呈指數(shù)級增長：28納米節(jié)點約5,130萬美元，7納米增至2.97億美元，5納米達到5.42億美元，3納米逼近10億美元。晶圓廠投資同樣呈天文數(shù)字：一座5nm晶圓廠需150-200億美元，一座3nm晶圓廠需200-300億美元，2nm晶圓廠預(yù)計超過400億美元。然而從5nm到2nm，性能總體僅提升約三成，建廠成本卻從150-200億美元飆升至400億美元以上，性價比嚴(yán)重倒掛。

相較之下，投資先進封裝的性價比顯著更優(yōu)：通過3D堆疊、玻璃基板替代、Chiplet異構(gòu)集成，結(jié)合成熟制程工藝即可實現(xiàn)算力翻倍、帶寬提升四五倍。設(shè)計成本較單片2nm方案降低60%-70%，建廠投資也僅為2nm晶圓廠的五分之一至三分之一。

芯片設(shè)計成本呈指數(shù)級增長（28nm→3nm增長近20倍）

第二個深層次原因：能耗。

隨著AI的爆發(fā)式持續(xù)發(fā)展，半導(dǎo)體在使用端已成為“耗電巨獸”：單顆AI芯片峰值功率達700W，年耗電約3,700度；十萬卡集群年耗電達3.7億度；AI機柜功率是傳統(tǒng)機柜的10-30倍。目前北美AI基礎(chǔ)設(shè)施建設(shè)的最大瓶頸已不再是芯片或算力，而是電力。

過往依靠制程微縮，芯片能耗實現(xiàn)了顯著下降：7nm相較14nm功耗降低約40%，5nm在7nm基礎(chǔ)上再縮減20%-25%，同性能下省電效果十分可觀。但進入3nm、2nm及更先進節(jié)點后，晶體管物理尺寸逼近極限，漏電問題大幅加劇，制程帶來的功耗優(yōu)化空間急劇收窄，單純依靠工藝迭代降低能耗的路徑逐漸走到瓶頸。在此背景下，先進封裝、Chiplet異構(gòu)集成、CPO等技術(shù)成為行業(yè)降低算力整體能耗的核心新方向。

當(dāng)前時間節(jié)點，先進封裝的崛起應(yīng)僅為一個起點。對于長電科技這樣在先進封裝領(lǐng)域全面深度布局的企業(yè)，值得給予更多的關(guān)注與期待。