上海
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5月25日，由電氣電子工程師學(xué)會（IEEE）舉辦的「國際電路系統(tǒng)研討會」ISCAS 2026 在上海舉行。
在會上，華為半導(dǎo)體業(yè)務(wù)部總裁何庭波進(jìn)行了題為《半導(dǎo)體新路徑探索與實(shí)踐》的演講，提出了一個全新的半導(dǎo)體發(fā)展定律：
應(yīng)當(dāng)以「時間縮微」替代「幾何縮微」作為半導(dǎo)體與電子系統(tǒng)演進(jìn)的新指導(dǎo)原則，通過邏輯折疊等創(chuàng)新技術(shù)，持續(xù)壓縮信號傳播時延、提升晶體管密度，從而實(shí)現(xiàn)半導(dǎo)體與電子系統(tǒng)的持續(xù)演進(jìn)。
這個足以與年過半百的「摩爾定律」并駕齊驅(qū)的新理論，被華為稱為「韜定律」（Tau Scaling Law）。
基于該定律，華為過去六年已成功設(shè)計并量產(chǎn)了381款芯片。今年秋季，華為將發(fā)布新的麒麟手機(jī)芯片，完整采用邏輯折疊技術(shù)，大幅提升相關(guān)性能。
長期以來，全球芯片行業(yè)都在跟著摩爾定律跑：每18-24個月，芯片上的晶體管數(shù)量翻一番，性能翻倍、成本減半。簡單說，就是把晶體管越做越小，靠“縮小尺寸”（幾何縮微）堆性能。
近年來，摩爾定律正面臨物理極限和經(jīng)濟(jì)效益雙重挑戰(zhàn)，隨著晶體管“幾何縮微”放緩，成本紅利逐漸消退，如何跨越傳統(tǒng)工藝路徑的局限，探索出一條全新的可持續(xù)演進(jìn)路線，以滿足當(dāng)下呈指數(shù)級攀升的計算性能需求，已成為全球半導(dǎo)體行業(yè)亟待攻克的共同難題。
“韜定律”提出以“時間縮微”替代“幾何縮微”，以系統(tǒng)性降低時間常數(shù)（韜τ）為目標(biāo)，通過邏輯折疊等創(chuàng)新技術(shù)，持續(xù)壓縮信號傳播時延，不斷提升晶體管密度，實(shí)現(xiàn)半導(dǎo)體與電子系統(tǒng)的持續(xù)演進(jìn)。
一句話總結(jié)：韜（τ）定律就是，不再死磕把元件做小，而是全力把信號傳得更快。
具體來看，邏輯折疊等核心技術(shù)，構(gòu)建了貫穿器件、電路、芯片到系統(tǒng)層面的多層級協(xié)同優(yōu)化體系。包括但不限于優(yōu)化晶體管和互連電阻及寄生電容，突破傳統(tǒng)平面布局的物理邊界，“軟件、架構(gòu)、芯片”全棧軟硬芯協(xié)同設(shè)計，重構(gòu)計算系統(tǒng)互聯(lián)協(xié)議等。
預(yù)計到2031年，基于該定律的高端芯片晶體管密度將達(dá)到1.4納米制程的同等水平。
華為公司表示，在韜(τ)定律的路徑下，期待與全球科學(xué)家、工程師和產(chǎn)業(yè)伙伴緊密合作，共同推動半導(dǎo)體與電子產(chǎn)業(yè)持續(xù)發(fā)展。
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