華為何庭波主旨演講實(shí)錄：摩爾定律時(shí)代落幕，幾何縮微走到盡頭，時(shí)間縮微的已開啟！何庭波署名芯片論文全文也來了！

半導(dǎo)體新路徑探索與實(shí)踐

何庭波 IS-C-AS 2026 主旨演講全文

（2026 年 5 月 25 日，上海?國際電路與系統(tǒng)研討會 IS-C-AS 2026）

尊敬的各位專家、各位同仁：

大家好！非常榮幸在 IS-C-AS 2026 這一國際頂級電路與系統(tǒng)盛會，與全球業(yè)界精英共同探討半導(dǎo)體產(chǎn)業(yè)的未來方向。今天，我想圍繞 “后摩爾時(shí)代的半導(dǎo)體新路徑”，分享華為六年探索的思考、實(shí)踐與展望，并正式提出指導(dǎo)產(chǎn)業(yè)持續(xù)演進(jìn)的新原則 ——韜（τ）定律。

一、摩爾定律的極限：產(chǎn)業(yè)面臨雙重困局過去六十余年，半導(dǎo)體產(chǎn)業(yè)始終沿著摩爾定律的軌跡高速發(fā)展：通過幾何縮微（持續(xù)縮小晶體管物理尺寸），每 18-24 個(gè)月單位面積晶體管數(shù)量翻番，性能提升、成本下降。從微米到納米，從 7nm、5nm 到 3nm，幾何縮微驅(qū)動了全球數(shù)字經(jīng)濟(jì)的爆發(fā)式增長。但今天，這條路徑已走到物理極限與經(jīng)濟(jì)極限的十字路口，難以為繼：物理極限觸頂：制程進(jìn)入 1-2 納米尺度，晶體管接近原子量級，量子隧穿效應(yīng)導(dǎo)致電子失控漏電，發(fā)熱呈指數(shù)級上升，傳統(tǒng) “開關(guān)” 功能失效；材料缺陷、互連延遲、功耗密度等問題徹底顛覆原有設(shè)計(jì)邏輯。經(jīng)濟(jì)極限崩塌：3nm 制程設(shè)計(jì)成本超 10 億美元，單次流片費(fèi)用超 5 億美元；2nm 及以下工藝的研發(fā)與制造成本呈指數(shù)級攀升，投入產(chǎn)出比嚴(yán)重失衡，僅少數(shù)企業(yè)能承擔(dān)，產(chǎn)業(yè)創(chuàng)新活力被抑制。需求與供給嚴(yán)重錯配：AI、云計(jì)算、自動駕駛、物聯(lián)網(wǎng)等新興領(lǐng)域?qū)λ懔Α⒛苄А挼男枨蟪手笖?shù)級增長，而幾何縮微放緩導(dǎo)致性能提升幅度大幅收窄，“性能饑渴” 與 “工藝瓶頸” 的矛盾日益尖銳。全球半導(dǎo)體產(chǎn)業(yè)正站在歷史轉(zhuǎn)折點(diǎn)：修補(bǔ)摩爾定律無濟(jì)于事，延續(xù)幾何縮微是死胡同，我們必須跳出固有思維，探索一條全新、可持續(xù)、可規(guī)模化的演進(jìn)路徑。

二、韜（τ）定律：以 “時(shí)間縮微” 替代 “幾何縮微”基于六年技術(shù)攻堅(jiān)與產(chǎn)業(yè)實(shí)踐，華為正式提出韜（τ）定律——以 “時(shí)間縮微” 替代 “幾何縮微”，以系統(tǒng)性降低時(shí)間常數(shù) τ 為核心目標(biāo)，通過邏輯折疊、全棧協(xié)同、系統(tǒng)重構(gòu)等創(chuàng)新技術(shù)，持續(xù)壓縮信號傳播時(shí)延，實(shí)現(xiàn)晶體管密度、性能、能效的同步躍升，構(gòu)建后摩爾時(shí)代半導(dǎo)體與電子系統(tǒng)的全新演進(jìn)體系。

（一）核心內(nèi)涵：從“縮尺寸” 到 “縮時(shí)間”摩爾定律：核心是幾何縮微（縮小晶體管尺寸、減小面積），追求 “空間密度”；韜定律：核心是時(shí)間縮微（降低信號傳播時(shí)延、減小時(shí)間常數(shù) τ），追求 “時(shí)間效率”。時(shí)間常數(shù) τ（τ=RC，R 為電阻、C 為電容）是決定電路響應(yīng)速度、信號延遲、功耗的核心物理量。韜定律的本質(zhì)，是貫穿器件、電路、芯片、系統(tǒng)全層級，系統(tǒng)性降低 τ 值，讓信號跑得更快、電路響應(yīng)更短、系統(tǒng)能效更高，最終在不依賴極致幾何縮微的前提下，實(shí)現(xiàn)性能與密度的持續(xù)演進(jìn)。

（二）多層級協(xié)同優(yōu)化體系：四大核心維度韜定律不是單一技術(shù)，而是覆蓋器件、電路、芯片、系統(tǒng)的全棧式創(chuàng)新架構(gòu)，四大維度層層遞進(jìn)、協(xié)同增效：

1. 器件層面：物理底層降 τ，夯實(shí)基礎(chǔ)通過優(yōu)化晶體管結(jié)構(gòu)、材料與互連方案，從源頭降低器件級時(shí)間常數(shù) τ：優(yōu)化晶體管溝道、摻雜與接觸電阻，降低 R 值；采用高 k 介質(zhì)、低寄生電容結(jié)構(gòu)，降低 C 值；創(chuàng)新互連材料（如銅互連、石墨烯互連），減少互連 RC 延遲；探索二維半導(dǎo)體、寬禁帶半導(dǎo)體等新材料，突破硅基物理限制。

2. 電路層面：邏輯折疊（Lo-g-ic Fo-l-d-i-ng），突破平面極限邏輯折疊是韜定律的核心標(biāo)志性技術(shù)，徹底打破傳統(tǒng)芯片平面布局的物理邊界：將傳統(tǒng)二維平面電路，通過三維立體折疊、垂直互連，把分散的邏輯單元 “堆疊” 起來；顯著縮短關(guān)鍵路徑走線長度（減少 50%-80%），大幅降低信號傳播的 RC 負(fù)載；在相同面積下，晶體管密度提升 2-5 倍，電路性能提升 30%-100%，功耗降低 40% 以上；2026 年秋季發(fā)布的新一代麒麟芯片，將全球首發(fā)商用邏輯折疊技術(shù)，實(shí)現(xiàn)旗艦芯片性能的跨越式提升。

3. 芯片層面：軟硬芯全棧協(xié)同，釋放系統(tǒng)潛能以 “軟件 - 架構(gòu) - 芯片” 全棧協(xié)同設(shè)計(jì)為核心，基于實(shí)際工作負(fù)載優(yōu)化指令流與數(shù)據(jù)流：架構(gòu)創(chuàng)新：采用異構(gòu)計(jì)算、存算一體、近內(nèi)存計(jì)算等架構(gòu)，打破 “內(nèi)存墻” 與 “功耗墻”；軟件定制：針對 AI、手機(jī)、服務(wù)器等場景，優(yōu)化編譯器、指令集與調(diào)度算法，提升并行度；芯片優(yōu)化：根據(jù)軟件負(fù)載，定制化設(shè)計(jì) IP 核、流水線與互連網(wǎng)絡(luò)，實(shí)現(xiàn)端到端執(zhí)行時(shí)間最小化。

4. 系統(tǒng)層面：靈衢總線（Li-n-g-qu Bus），重構(gòu)互聯(lián)體系定義全新的靈衢總線協(xié)議，重構(gòu)計(jì)算系統(tǒng)互聯(lián)架構(gòu)：實(shí)現(xiàn)超節(jié)點(diǎn)統(tǒng)一內(nèi)存編址與原生內(nèi)存語義，減少數(shù)據(jù)搬運(yùn)開銷；提升系統(tǒng)帶寬、降低通信時(shí)延（減少 60% 以上），支持萬級節(jié)點(diǎn)高效互聯(lián)；適配 AI 集群、數(shù)據(jù)中心、邊緣計(jì)算等多場景，構(gòu)建高效能、低功耗的新一代計(jì)算系

統(tǒng)。

三、六年實(shí)踐：韜定律從理論到落地，已量產(chǎn) 381 款芯片自 2020 年起，華為基于韜定律核心思想，開啟全棧技術(shù)研發(fā)與產(chǎn)品落地，六年累計(jì)設(shè)計(jì)并量產(chǎn) 381 款芯片，覆蓋智能手機(jī)、AI 計(jì)算、服務(wù)器、物聯(lián)網(wǎng)、汽車電子等千行百業(yè)，實(shí)現(xiàn)規(guī)模化商用驗(yàn)證：

（一）核心成果性能與密度突破：基于韜定律的芯片，在 14nm/7nm 成熟工藝下，實(shí)現(xiàn)接近 5nm/3nm 的性能表現(xiàn)；預(yù)計(jì)到 2031 年，高端芯片晶體管密度將等效 1.4nm 制程水平，徹底擺脫對極致 EUV 工藝的依賴。能效大幅提升：通過全層級降 τ，芯片能效比提升2-3 倍，AI 訓(xùn)練 / 推理、手機(jī)續(xù)航、服務(wù)器功耗等關(guān)鍵指標(biāo)達(dá)到行業(yè)領(lǐng)先。規(guī)模化商用：381 款芯片已全面商用，服務(wù)全球超 10 億用戶；其中手機(jī) SoC、AI 芯片、服務(wù)器 CPU、車載芯片等核心產(chǎn)品，已成為行業(yè)標(biāo)桿。

（二）典型案例智能手機(jī)芯片：新一代麒麟芯片（2026 年秋季發(fā)布），采用邏輯折疊技術(shù)，CPU/GPU 性能提升 40%，能效提升 35%，晶體管密度等效 3nm 工藝，無需依賴先進(jìn)制程即可實(shí)現(xiàn)旗艦級體驗(yàn)。AI 計(jì)算芯片：昇騰系列 AI 芯片，基于韜定律 “靈衢總線 + 存算一體” 架構(gòu)，訓(xùn)練算力達(dá) PF-L-O-PS 級，能效比遠(yuǎn)超同類產(chǎn)品，已廣泛應(yīng)用于全球 AI 數(shù)據(jù)中心。服務(wù)器芯片：鯤鵬系列 CPU，通過軟硬芯協(xié)同優(yōu)化，多核性能提升 50%，功耗降低 30%，適配云計(jì)算與企業(yè)級服務(wù)器場景。四、產(chǎn)業(yè)價(jià)值：韜定律開辟三條新賽道，重構(gòu)全球格局韜定律不僅是技術(shù)突破，更重構(gòu)了半導(dǎo)體產(chǎn)業(yè)的價(jià)值邏輯與競爭格局，開辟三條可持續(xù)發(fā)展的新賽道：

（一）成熟工藝 “挖潛” 賽道無需依賴 3nm/2nm 等極致先進(jìn)制程，通過邏輯折疊、全棧協(xié)同，讓 14nm/7nm 成熟工藝發(fā)揮出 5nm/3nm 的性能潛力，大幅降低研發(fā)與制造成本，解決先進(jìn)制程 “卡脖子” 難題，為全球中小企業(yè)提供創(chuàng)新機(jī)會。

（二）系統(tǒng)級創(chuàng)新賽道從 “單一芯片性能競爭” 轉(zhuǎn)向 “全系統(tǒng)能效競爭”，推動產(chǎn)業(yè)從 “制程驅(qū)動” 向 “架構(gòu) + 軟件 + 芯片協(xié)同驅(qū)動” 轉(zhuǎn)型，釋放系統(tǒng)級創(chuàng)新紅利，適配 AI、自動駕駛等新興場景需求。

（三）開放合作生態(tài)賽道韜定律是開放、兼容、可擴(kuò)展的技術(shù)體系，不封閉、不排他，歡迎全球企業(yè)、科研機(jī)構(gòu)、高校共同參與技術(shù)研發(fā)、標(biāo)準(zhǔn)制定與生態(tài)建設(shè)，構(gòu)建 “開放合作、互利共贏” 的全球半導(dǎo)體產(chǎn)業(yè)新生態(tài)。

五、未來展望：開放合作，共筑后摩爾時(shí)代新生態(tài)后摩爾時(shí)代，沒有任何一家企業(yè)能獨(dú)善其身，也沒有任何一條路徑能單打獨(dú)斗。

韜定律的落地與推廣，離不開全球產(chǎn)業(yè)鏈、供應(yīng)鏈、創(chuàng)新鏈的協(xié)同發(fā)力。華為的愿景是：以韜定律為共識，聯(lián)合全球科學(xué)家、工程師、產(chǎn)業(yè)伙伴，共同攻克器件、材料、架構(gòu)、軟件等關(guān)鍵技術(shù)，共建開放標(biāo)準(zhǔn)與生態(tài)，讓半導(dǎo)體技術(shù)持續(xù)進(jìn)步，讓數(shù)字經(jīng)濟(jì)惠及全球每一個(gè)人。在此，我鄭重呼吁：開放技術(shù)合作：華為愿開放韜定律核心技術(shù)框架、邏輯折疊 IP、靈衢總線協(xié)議等，與全球伙伴聯(lián)合研發(fā)、共享成果；共建產(chǎn)業(yè)生態(tài)：攜手打造 “韜定律產(chǎn)業(yè)聯(lián)盟”，制定統(tǒng)一技術(shù)標(biāo)準(zhǔn)、測試規(guī)范與接口協(xié)議，推動技術(shù)規(guī)模化落地；培養(yǎng)創(chuàng)新人才：聯(lián)合全球高校與科研機(jī)構(gòu)，開設(shè)后摩爾時(shí)代半導(dǎo)體技術(shù)課程，培養(yǎng)跨學(xué)科、復(fù)合型創(chuàng)新人才。

各位同仁，半導(dǎo)體產(chǎn)業(yè)是數(shù)字經(jīng)濟(jì)的基石，是人類科技進(jìn)步的核心動力。摩爾定律的時(shí)代落幕，但創(chuàng)新永不落幕；幾何縮微的路徑走到盡頭，但時(shí)間縮微的新路徑已開啟。華為愿以開放、包容、共贏的姿態(tài)，與全球產(chǎn)業(yè)伙伴一道，共同探索、實(shí)踐、完善韜定律，攜手開創(chuàng)后摩爾時(shí)代半導(dǎo)體產(chǎn)業(yè)的新篇章，為全球科技進(jìn)步與人類文明發(fā)展貢獻(xiàn)中國智慧與中國力量！謝謝大家！

剛剛，華為何庭波發(fā)表署名芯片論文，全文來了

本文汲取了數(shù)千名工程師六年工作的成果。

轉(zhuǎn)載自：芯東西 作者：ZeR0

5月25日，華為何庭波在中國科學(xué)院科技論文預(yù)發(fā)布平臺上發(fā)表署名論文《多層電子系統(tǒng)的時(shí)間縮微理論（A Time Scaling Theory for Multi-Layer Electronic Systems）》。

該論文涉及了何庭波今日在國際電路系統(tǒng)研討會ISCAS 2026上提出的指導(dǎo)半導(dǎo)體產(chǎn)業(yè)發(fā)展新原則“韜（τ）定律”的具體解讀，并披露了華為麒麟芯片、昇騰芯片的部分路線圖規(guī)劃。

華為麒麟芯片SoC效率預(yù)計(jì)在3到5年內(nèi)在典型使用下將提升1倍以上，AI硬件集成度預(yù)計(jì)到2035年將增長100倍以上，CPU性能核心頻率的規(guī)劃是：今年達(dá)3.1GHz，2027年達(dá)3.39GHz，2028年達(dá)3.71GHz，2029年突破4GHz。

▲華為麒麟CPU性能核心頻率趨勢（原表來自論文，芯東西制圖）

昇騰AI芯片方面，2025年的昇騰910C、2026年的昇騰950以及隨后的昇騰990將采用成熟技術(shù)的組合：Chiplet、2.5D扇出和通過微凸塊及標(biāo)準(zhǔn)間距混合鍵合的3D堆疊。到2030年前后，昇騰990將把邏輯折疊引入AI芯片類別，從那時(shí)起3D折疊成為2035年前α的主要載體。沿此路徑，到2035年其硬件集成度預(yù)計(jì)將增長100倍以上。

論文作者介紹顯示，何庭波負(fù)責(zé)華為半導(dǎo)體業(yè)務(wù)，她帶領(lǐng)的團(tuán)隊(duì)在2020年至2026年間設(shè)計(jì)并量產(chǎn)了381款芯片，涉及移動、人工智能（AI）、汽車和基礎(chǔ)設(shè)施市場，并且是本文中描述的τ縮微方法和邏輯折疊（LogicFolding）、統(tǒng)一總線（UnifiedBus）和Hi-ONE光學(xué)I/O技術(shù)的來源。

何庭波在今天演講中劇透道，華為將在2026年秋季面世的麒麟芯片，性能大幅提升；預(yù)計(jì)到2031年，基于τ定律的高端芯片晶體管密度將達(dá)到1.4nm制程的同等水平。

何庭波論文全文翻譯如下：

摘要：

60年來，摩爾定律的幾何縮微驅(qū)動著半導(dǎo)體產(chǎn)業(yè)的進(jìn)步。這一產(chǎn)業(yè)契約已不再成立：純粹的尺寸縮微所帶來的回報(bào)已經(jīng)趨于平緩，前沿芯片設(shè)計(jì)預(yù)算已超過十億美元，最先進(jìn)制程節(jié)點(diǎn)的每晶體管成本不再下降。

本文提出一種后繼的縮微原則——τ縮微——以時(shí)間本身而非晶體管面積作為衡量進(jìn)步的首要指標(biāo)，將單一的特征時(shí)間常數(shù)τ作為橫跨12個(gè)數(shù)量級（從晶體管的開關(guān)切換到數(shù)據(jù)中心工作負(fù)載）的統(tǒng)一優(yōu)化目標(biāo)。文中展示了兩項(xiàng)量產(chǎn)級驗(yàn)證。

在移動SoC上，邏輯折疊——一種將數(shù)字、模擬和存儲電路分配到垂直堆疊有源層中的方法論——在固定工藝節(jié)點(diǎn)下實(shí)現(xiàn)了55%的晶體管密度階躍提升和41%的功耗效率增益。

在AI系統(tǒng)上，由內(nèi)存語義統(tǒng)一總線互連架構(gòu)、近封裝光學(xué)Hi-ONE以及邊緣到表面的3D折疊（3D Folding）協(xié)同設(shè)計(jì)的系統(tǒng)堆棧，預(yù)計(jì)到2035年硬件集成度將增長100倍以上。

更深層的主張是方法論層面的：τ縮微是自Dennard以來，第一個(gè)在整個(gè)計(jì)算堆棧中建立共享優(yōu)化目標(biāo)的縮微原則。

引言：

自1960年代中期以來，半導(dǎo)體產(chǎn)業(yè)一直以納米為單位衡量進(jìn)步。每十八個(gè)月，晶體管縮小，頻率提升，每個(gè)邏輯門的成本下降。

摩爾定律既是經(jīng)驗(yàn)觀察，也幫助建立了支撐整個(gè)計(jì)算堆棧的產(chǎn)業(yè)契約。這一產(chǎn)業(yè)契約已不再成立。在7nm節(jié)點(diǎn)之后，幾何縮微已無法帶來其歷史上的紅利。

光刻設(shè)備正在接近圖案化的物理極限，EUV設(shè)備折舊主導(dǎo)了晶圓成本，每晶體管價(jià)格曲線已趨于平緩——在某些情況下甚至出現(xiàn)了逆轉(zhuǎn)。對于那些難以獲取最先進(jìn)光刻設(shè)備的機(jī)構(gòu)而言，這一約束來得更早、影響也更為嚴(yán)峻。

因此，產(chǎn)業(yè)面臨的核心問題已經(jīng)改變。它不再是“晶體管還能縮小多少？”而是“應(yīng)該縮小什么，以及針對什么目標(biāo)？”

在過去六年中，本文作者所在的華為半導(dǎo)體團(tuán)隊(duì)在移動SoC、AI加速器、系統(tǒng)互連架構(gòu)和封裝領(lǐng)域以硅片為實(shí)證對這一問題進(jìn)行了深入研究。結(jié)論是：答案不在于另一個(gè)制程節(jié)點(diǎn)，也不在于另一種晶體管架構(gòu)，而在于改變首要優(yōu)化目標(biāo)本身。

本文主張，未來十年電子系統(tǒng)的演進(jìn)應(yīng)由時(shí)間縮微（time scaling）——即在堆棧每一層系統(tǒng)性地縮減單一特征時(shí)間常數(shù)τ，從皮秒級的晶體管切換到秒級的數(shù)據(jù)中心工作負(fù)載響應(yīng)——來引導(dǎo)，而非幾何縮微。

τ縮微的論據(jù)將在下文中以科學(xué)方法論和產(chǎn)業(yè)路線圖兩個(gè)維度展開，其經(jīng)驗(yàn)基礎(chǔ)來自2020年5月至2026年5月期間量產(chǎn)的381款芯片。

01.

幾何時(shí)代的終結(jié)

在其大部分歷史中，半導(dǎo)體產(chǎn)業(yè)只有一件事要做：把晶體管做得更小。戈登·摩爾（Gordon Moore）在1965年的觀察——晶體管密度大約每兩年翻一番——在十年后由羅伯特·登納德（Robert Dennard）的縮微理論所補(bǔ)充，后者確立了電壓和尺寸的等比縮小可以維持恒定電場。

幾何縮微與Dennard縮微共同在近五十年間帶來了性能功耗比和性能成本比的指數(shù)級提升。

這一格局分兩個(gè)階段瓦解。約2005年，Dennard縮微率先失效：電壓不再隨特征尺寸等比縮小，暗硅（dark silicon）時(shí)代開始。幾何縮微持續(xù)了更長時(shí)間，依靠FinFET以及隨后的全環(huán)柵極（GAA）器件架構(gòu)得以延續(xù)。

然而，在7nm之后，純尺寸縮微的回報(bào)已經(jīng)趨于平緩。原因已有充分記錄：速度飽和效應(yīng)使本征延遲對溝道長度的依賴從二次方降為線性；局部互連的寄生電阻和電容日益主導(dǎo)標(biāo)準(zhǔn)單元的延遲預(yù)算；掩模成本、EUV折舊和設(shè)計(jì)規(guī)則復(fù)雜性已將2nm節(jié)點(diǎn)的前沿芯片設(shè)計(jì)預(yù)算推至超過十億美元。

經(jīng)濟(jì)后果同樣不可回避。在先進(jìn)節(jié)點(diǎn)上，每晶體管成本已趨于平緩，而在最前沿，成本正在上升。過去五十年所依賴的產(chǎn)業(yè)契約——每一代以更低成本獲得更多晶體管——已不再成立。

對于華為半導(dǎo)體而言，這一轉(zhuǎn)變伴隨著一個(gè)額外的約束：獲取最先進(jìn)光刻設(shè)備的渠道受限。假定另一個(gè)制程節(jié)點(diǎn)能解決問題已不再可行。

六年前，幾何路線圖遭遇了瓶頸，迫使我們直面一個(gè)更根本的問題——回顧來看，這是整個(gè)行業(yè)終將不得不面對的問題。

02.

時(shí)間，而非空間：

摩爾時(shí)代的真正貨幣

如果還原到對終端用戶的本質(zhì)影響，摩爾定律從根本上從來不關(guān)乎幾何尺寸。更小的晶體管之所以能提升系統(tǒng)性能，是因?yàn)樗鼈兦袚Q更快。更密集的互連之所以能提升性能，是因?yàn)樾盘杺鬏斁嚯x更短。更高的集成度之所以能提升性能，是因?yàn)閿?shù)據(jù)跨越的邊界更少。

每一代技術(shù)本質(zhì)上帶來的是時(shí)間的縮減——在器件層面從皮秒到納秒，在芯片層面從納秒到微秒，在系統(tǒng)層面從微秒到秒。空間縮微不過是壓縮時(shí)間的工具。

一旦認(rèn)識到這一點(diǎn)，一個(gè)顯而易見的重新框定便呈現(xiàn)出來。

時(shí)間本身應(yīng)被采納為首要指標(biāo)。在堆棧的每一層——晶體管、電路、芯片和系統(tǒng)——都可以定義一個(gè)特征時(shí)間常數(shù)τ，并將其縮減作為統(tǒng)一優(yōu)化目標(biāo)。幾何縮微由此成為縮減τ的眾多技術(shù)手段之一，而不再是唯一的手段。

這一原則被稱為τ縮微，在此作為幾何摩爾縮微的后繼者提出，以引導(dǎo)半導(dǎo)體演進(jìn)。形式上，τ被視為一個(gè)分層構(gòu)造，可以分解為：

τ = f(τ_transistor, τ_circuit, τ_chip, τ_system)

其中，τ_transistor、τ_circuit、τ_chip和τ_system分別代表晶體管、電路、芯片和系統(tǒng)層的時(shí)間常數(shù)。每一層的τ由其下層的τ以及該層引入的組織和通信開銷共同構(gòu)成。τ的工作空間跨越約十二個(gè)數(shù)量級的時(shí)間（皮秒到秒）以及相當(dāng)范圍的空間（納米到千米）。

在每一層，都有不同的機(jī)制可用于縮減τ：

（1）晶體管層：本征開關(guān)延遲，通過遷移率增強(qiáng)、應(yīng)變工程、高κ/金屬柵極和GAA架構(gòu)來解決，并且越來越多地通過降低局部互連的寄生R和C來解決——后者目前已超過本征渡越時(shí)間數(shù)倍。

（2）電路層：信號路徑上的RC傳播延遲，通過更低電阻率的導(dǎo)體、低κ介質(zhì)來解決，而最具影響力的手段是通過垂直集成縮短布線長度。

（3）芯片層：計(jì)算和存儲訪問延遲，通過架構(gòu)選擇、流水線深度、存儲層次結(jié)構(gòu)和片上互連架構(gòu)來解決。

（4）系統(tǒng)層：端到端消息傳遞和同步時(shí)間，通過互連拓?fù)洹f(xié)議棧和互連架構(gòu)設(shè)計(jì)來解決。

從這一分層公式中得出一條有用的代際規(guī)則：

τ_(n+1) = τ_n / α

其中縮微因子α是應(yīng)用特定的，而非通用的。迄今的量產(chǎn)經(jīng)驗(yàn)表明，功耗受限的移動設(shè)備α約為每年1.3倍，安全關(guān)鍵的自動駕駛系統(tǒng)α約為每年1.5倍，AI工作負(fù)載則可達(dá)每年10倍——在后者中，吞吐量直接轉(zhuǎn)化為經(jīng)濟(jì)價(jià)值。

使τ成為一個(gè)有用的首要指標(biāo)——而非既有指標(biāo)的換標(biāo)——的關(guān)鍵在于，它是跨越整個(gè)堆棧的同一個(gè)指標(biāo)。頻率、延遲、帶寬和吞吐量在各自層面都受τ支配。工藝技術(shù)人員、電路設(shè)計(jì)師和系統(tǒng)架構(gòu)師可以用相同的單位討論同一個(gè)量。

τ是使端到端堆棧協(xié)同優(yōu)化成為可能的語言——而各層獨(dú)立優(yōu)化、時(shí)序只是殘差的時(shí)代已經(jīng)結(jié)束。

03.

邏輯折疊：一個(gè)移動SoC驗(yàn)證點(diǎn)

τ縮微的首個(gè)量產(chǎn)級驗(yàn)證在移動領(lǐng)域完成。智能手機(jī)SoC是一種特殊情況，一顆芯片即構(gòu)成整個(gè)系統(tǒng)。多插槽并行不可用；沒有千節(jié)點(diǎn)互連架構(gòu)可以掩蓋慢速鏈路。用戶感受到的所有性能都來自單顆芯片，在幾瓦的功耗包絡(luò)下，受限于手持設(shè)備形態(tài)的熱設(shè)計(jì)約束。

2020年之后，當(dāng)通往前沿制程節(jié)點(diǎn)的路徑受限時(shí)，面臨的實(shí)際問題變成了：在固定的制程節(jié)點(diǎn)上，如何在單顆芯片上持續(xù)交付代際性能提升？

由此誕生的答案被稱為邏輯折疊（LogicFolding）。

定義。邏輯折疊是一種設(shè)計(jì)方法論，將數(shù)字、模擬和存儲電路分配到垂直堆疊的有源層中，遵循時(shí)間縮微原則聯(lián)合優(yōu)化性能、功耗和面積。

數(shù)字電路分為組合邏輯——寄存器之間的布爾網(wǎng)絡(luò)——和時(shí)序邏輯——保持狀態(tài)的觸發(fā)器。數(shù)字系統(tǒng)的性能上限由相鄰觸發(fā)器級之間的關(guān)鍵路徑延遲決定，而后者主要由該路徑上的互連RC和門數(shù)主導(dǎo)。

傳統(tǒng)優(yōu)化將門放置在一個(gè)平面上，并通過上方的金屬層布線；布線越長，寄生RC越大，關(guān)鍵路徑越慢。

邏輯折疊摒棄了平面假設(shè)。關(guān)鍵路徑上的門分布在兩個(gè)（并最終更多個(gè)）垂直堆疊的有源層上，通過超細(xì)間距混合鍵合連接。

從電路設(shè)計(jì)師的角度來看，兩個(gè)有源層表現(xiàn)為單一的連續(xù)布局基底，單元跨晶圓邊界分布，如同那是一個(gè)額外的金屬層。信號布線大幅縮短，寄生RC急劇降低，時(shí)鐘偏斜收緊，芯片在相同的器件節(jié)點(diǎn)下以更高的時(shí)鐘頻率運(yùn)行。

為使邏輯折疊充分發(fā)揮這些增益，保持混合鍵合間距與頂層金屬間距之間的齒輪比（gear ratio）較低是有利的——實(shí)踐中大致低于3，更低的比率通常更好。

以目前約720nm的頂層金屬間距計(jì)算，這意味著混合鍵合間距需低于2μm——理想情況下齒輪比約為1，此時(shí)鍵合界面處的鳥籠式布線開銷實(shí)際上消失。

實(shí)現(xiàn)這一間距，以及所需的對準(zhǔn)精度（<0.5μm）、TSV縮微（CD和KOZ低于1.5μm，間距低于6μm）和良率（通過智能冗余接近100%），需要在供應(yīng)商和合作伙伴生態(tài)系統(tǒng)中開展多年的工藝開發(fā)工作。

在麒麟2026（Kirin 2026）上測量的結(jié)果是具體的：

• 晶體管密度在單代之內(nèi)從155MTr/mm2階躍提升至238MTr/mm2（晶體管密度按公式2/(CELL*cell height)計(jì)算；麒麟SoC設(shè)計(jì)的面積利用率為68%）——這一提升幅度此前需要三年的幾何縮微才能實(shí)現(xiàn)。

• SoC性能核功耗效率提升41%，最大時(shí)鐘頻率提升近13%。

• 一條跨上下兩層有源層構(gòu)建的高速全局片上網(wǎng)絡(luò)（Network-on-Chip）數(shù)據(jù)路徑，將數(shù)據(jù)通路面積縮減55%，同時(shí)改善了供電穩(wěn)定性。

• 一種后硅時(shí)鐘偏斜調(diào)整方案獨(dú)立貢獻(xiàn)了超過5%的SoC性能提升。

• 在SRAM上——其訪問速度、每比特能耗和面積強(qiáng)烈依賴于位線和字線長度——邏輯折疊縮短了關(guān)鍵路徑，降低了每比特能耗，并將工作頻率提升了40%以上。

• 在一個(gè)代表性處理器核心上，雙層折疊架構(gòu)將時(shí)鐘緩沖器數(shù)量減少了50%以上，時(shí)鐘偏斜降低了25%，布線長度縮短了約30%。

這些增益是在固定的器件節(jié)點(diǎn)上實(shí)現(xiàn)的，不是通過新的光刻步驟，而是通過邏輯在三維空間分布的拓?fù)渲亟M。

麒麟2026中搭載的邏輯折疊實(shí)現(xiàn)有意采取了保守策略。混合鍵合間距達(dá)到1.5μm；TSV著陸僅在頂層金屬下方推進(jìn)了一步；折疊僅選擇性地應(yīng)用于關(guān)鍵路徑，而非整個(gè)設(shè)計(jì)。即便如此，CPU性能核心頻率今年回到了3.1GHz。

未來十年，邏輯折疊預(yù)計(jì)將從局部關(guān)鍵路徑折疊演進(jìn)到全面、多層折疊——每個(gè)封裝三層、四層乃至更多有源層——這得益于更低溫度的混合鍵合（放寬跨層熱預(yù)算）以及TSV著陸從頂層金屬向下遷移至M6，后者將釋放超過30%的高層布線資源。從2026年到2035年，晶體管密度預(yù)計(jì)將朝400MTr/mm2及以上邁進(jìn)。

與此同時(shí)，邏輯折疊使麒麟得以大幅提升CPU核心頻率，并為邁向4GHz及以上鋪平道路（見下表）。這一路線圖可行，且在成本上具備經(jīng)濟(jì)可行性。

▲華為麒麟CPU性能核心頻率趨勢（原表來自論文，芯東西制圖）

附欄A——邏輯折疊概覽

• 混合鍵合間距：低于2μm（麒麟2026中為1.5μm；目標(biāo)齒輪比≈1）

• 對準(zhǔn)精度：低于0.5μm

• TSV CD/KOZ：低于1.5μm；間距低于6μm；失效率<100ppm；修復(fù)率99.9%

• 良率：通過智能冗余接近100%

• 晶體管密度：155 → 238 MTr/mm2，單步實(shí)現(xiàn)

• 功耗效率/頻率增益（SoC性能核心）：+41% / +13%

• SRAM工作頻率：提升40%以上

• 代表性核心的時(shí)鐘緩沖器數(shù)量/時(shí)鐘偏斜/布線長度：-50% / -25% / -30%

04.

從皮秒到微秒：

AI數(shù)據(jù)中心的τ縮微

一個(gè)自然的問題是，在毫瓦級智能手機(jī)體制下發(fā)展起來的原則，是否能存活地轉(zhuǎn)化到AI訓(xùn)練和推理的吉瓦級體制中。AI工作負(fù)載處于τ光譜的另一端：不是單顆芯片，而是數(shù)百甚至數(shù)千顆芯片如同一臺機(jī)器運(yùn)行，在過去十年中總計(jì)算量增長了約六個(gè)數(shù)量級。

答案是肯定的——前提是τ被視為系統(tǒng)級目標(biāo)，并貫穿整個(gè)鏈路，而非局限于單個(gè)加速器內(nèi)部。

兩個(gè)事實(shí)塑造了τ論證的AI側(cè)面。

首先，AI系統(tǒng)在持續(xù)增長——從一顆芯片，到數(shù)十顆，到數(shù)百顆，再到越來越多的數(shù)萬顆。

其次，現(xiàn)代AI系統(tǒng)的能源預(yù)算和材料預(yù)算由數(shù)據(jù)而非計(jì)算主導(dǎo)。大型AI集群中超過80%的能源被數(shù)據(jù)移動消耗；超過70%的系統(tǒng)成本分配給數(shù)據(jù)存儲。

直接的含義是：縮減數(shù)據(jù)在傳輸中花費(fèi)的時(shí)間——在芯片之間、機(jī)架之間和封裝內(nèi)部——至少與縮減計(jì)算所用時(shí)間同等重要。

τ縮微在AI規(guī)模上通過三個(gè)協(xié)調(diào)層來實(shí)現(xiàn)：系統(tǒng)互連架構(gòu)（Unified Bus）、近封裝光學(xué)引擎（Hi-ONE）以及封裝本身的拓?fù)渲亟M（3D Folding）。

4.1 Unified Bus——τ優(yōu)先的系統(tǒng)互連架構(gòu)

傳統(tǒng)的多節(jié)點(diǎn)、多加速器架構(gòu)通過多層堆疊協(xié)議移動數(shù)據(jù)：PCIe連接主機(jī)、NVLink或?qū)Ｓ谢ミB架構(gòu)連接機(jī)箱內(nèi)部、以太網(wǎng)或InfiniBand連接機(jī)箱之間，以及上層的軟件棧遠(yuǎn)程內(nèi)存訪問。每一層都需要協(xié)議轉(zhuǎn)換、額外的序列化、額外的DMA緩沖區(qū)和進(jìn)一步的握手。每次轉(zhuǎn)換都增加延遲、降低可靠性并產(chǎn)生額外成本。

Unified Bus（UB）以單一協(xié)議取代了這一堆棧——一種在機(jī)箱內(nèi)部和機(jī)箱之間運(yùn)行的全對等互連架構(gòu)，在整個(gè)系統(tǒng)中原生暴露內(nèi)存語義。數(shù)據(jù)移動被簡化為無需轉(zhuǎn)換的、對等的內(nèi)存語義層傳輸，以硬件管理的一致性取代軟件棧的消息傳遞。

測量到的收益約為兩個(gè)數(shù)量級：端到端遠(yuǎn)程訪問延遲從TCP/IP類堆棧典型的數(shù)十微秒降至約100ns——沿主要通信軸實(shí)現(xiàn)了約500倍的系統(tǒng)τ縮減。在機(jī)架規(guī)模上，這使系統(tǒng)漸近地接近于一臺單一的、互連架構(gòu)一致的機(jī)器——內(nèi)部稱為System-as-One-Chip（系統(tǒng)即單芯片）。

4.2 Hi-ONE——封裝級光學(xué)I/O

一旦通信延遲被降低，下一個(gè)瓶頸便隨之轉(zhuǎn)移。在單個(gè)機(jī)架內(nèi)增加芯片密度將功率密度和可靠性推至極限——也將電氣SerDes推至極限。在每顆AI芯片400Gb/s時(shí)，銅纜布線仍然成熟可靠。但在每顆芯片多Tb/s時(shí)，銅纜變得不切實(shí)際：SerDes傳輸距離受限，布纜變得體積過大，面板安裝變得不可行，熱和供電裕度被耗盡。

華為半導(dǎo)體開發(fā)的方案是高密度光互連節(jié)點(diǎn)引擎Hi-ONE（High-density Optical-interconnect-Node Engine）——一種近封裝光學(xué)引擎，每模塊提供8Tb/s的帶寬，在單根光鏈路上匹配一顆AI芯片的UB帶寬。它將所需的SerDes傳輸距離從約100厘米縮短至約5厘米，消除了笨重的布纜，并將傳輸距離從不到1米擴(kuò)展至100米——使分布式、吉瓦級數(shù)據(jù)中心的高密度互連在物理上成為可能。

Hi-ONE的設(shè)計(jì)哲學(xué)本身就是一個(gè)τ縮微論證。Hi-ONE并未采用重型DSP來實(shí)現(xiàn)高信號保真度，而是采用了線性方案——模擬均衡增強(qiáng)的驅(qū)動器和跨阻放大器——并允許UB協(xié)議容忍一個(gè)有意放寬的誤碼率。

協(xié)議層和物理層之間的這種跨層權(quán)衡降低了功耗、成本和集成復(fù)雜度，體現(xiàn)了τ優(yōu)先方法論所鼓勵的跨層優(yōu)化。

4.3 N2與N的困境，以及為何3D Folding不可避免

AI加速器不會止步于2.5D扇出封裝的最深層原因是幾何性的，值得明確闡述，因?yàn)樗鼪Q定了2030年后的路線圖。

在傳統(tǒng)的2.5D AI芯片中，邏輯裸片占據(jù)封裝中心，HBM堆疊和SerDes排列在其邊緣，電壓調(diào)節(jié)器圍繞封裝。每條存儲信號、每條互連信號以及每安培的供電電流都必須經(jīng)過裸片邊緣才能到達(dá)內(nèi)部的計(jì)算資源。

如果裸片的邊長為N，則：

• 計(jì)算能力按N2（面積）縮微，

• 但存儲帶寬、互連和供電——所有通過2.5D扇出沿邊緣傳輸——僅按N（周長）縮微。

這條二次曲線與線性曲線之間不斷加大的差距構(gòu)成了扇出困境（fan-out dilemma），它解釋了2.5D縮微的停滯，且與底層邏輯節(jié)點(diǎn)多么激進(jìn)無關(guān)。沒有任何晶體管級改進(jìn)能彌補(bǔ)拓?fù)淙毕荨?/p>

3D折疊（3D Folding）通過將邊緣綁定的資源重新布局到表面上來解決這一困境。供電（通過背面供電和集成電壓調(diào)節(jié)器）、高速存儲（通過混合鍵合連接邏輯）和光學(xué)I/O（通過近封裝Hi-ONE）全部從周長遷移到垂直表面——一旦位于表面，它們便按N2縮微，與計(jì)算的二次增長步調(diào)一致。封裝不再是由存儲和SerDes周長帶圍繞的邏輯裸片；它成為一個(gè)垂直集成堆疊，其中存儲、互連架構(gòu)、供電和邏輯共同縮微。

路線圖將這一演進(jìn)置于明確的時(shí)間線上。

大約到2030年，AI加速器（昇騰SuperPoD產(chǎn)品線——2025年的昇騰910C、2026年的昇騰950，以及隨后的990）依靠成熟技術(shù)的組合：Chiplet、2.5D扇出和通過微凸塊及標(biāo)準(zhǔn)間距混合鍵合的3D堆疊。

2030年前后，昇騰990將把邏輯折疊引入AI芯片類別，從那時(shí)起3D折疊成為2035年前α的主要載體。

沿此路徑，到2035年硬件集成度預(yù)計(jì)將增長100倍以上，τ縮微分布在堆棧的每一層，而非集中在器件層面。

附欄B——AI系統(tǒng)規(guī)模上的τ

• UB遠(yuǎn)程訪問延遲：約數(shù)十μs → 約100ns（≈500倍τ縮減）

• Hi-ONE每模塊帶寬：8Tb/s（匹配每芯片UB帶寬）

• Hi-ONE SerDes傳輸距離：約100cm → 約5cm；面板間傳輸距離：<1m → 100m

• 扇出困境：計(jì)算 ∝ N2，周長綁定的帶寬/I/O/供電 ∝ N

• 3D折疊：將帶寬、光學(xué)I/O和供電從邊緣重新布局到表面，恢復(fù)N2對等

• 2026 → 2035年預(yù)計(jì)硬件集成度增長：>100倍

05.

邏輯與存儲：從解耦到再融合

τ縮微的一個(gè)含義值得單獨(dú)討論，因?yàn)槠浜蠊仁?strong>技術(shù)性的，也是產(chǎn)業(yè)性的。

在8086時(shí)代，行業(yè)通過標(biāo)準(zhǔn)化的存儲總線有意將處理器和存儲解耦。這種解耦使兩個(gè)行業(yè)得以獨(dú)立縮微：處理器性能沿摩爾曲線快速推進(jìn)，而存儲廠商則在其旁發(fā)展出一個(gè)巨大的獨(dú)立市場。

AI時(shí)代正在逆轉(zhuǎn)這種解耦。計(jì)算密度的持續(xù)擴(kuò)大正在將存儲帶寬、延遲、功耗和封裝推至其極限。HBM、混合鍵合和3D堆疊SRAM是一個(gè)單一底層事實(shí)的癥狀：對于現(xiàn)代AI工作負(fù)載，數(shù)據(jù)移動與計(jì)算本身同樣關(guān)鍵，邏輯和存儲正再次被推向緊密的物理集成。隨著它們的融合，供應(yīng)鏈中的影響力天平正在向存儲和封裝廠商傾斜。

技術(shù)方向是明確的，但經(jīng)濟(jì)上的解決方案尚未落定。

AI硬件時(shí)代的持久成功將屬于那些能夠在技術(shù)上融合邏輯與存儲，并建立一種經(jīng)濟(jì)伙伴關(guān)系——使兩個(gè)行業(yè)在長期內(nèi)共享融合收益的企業(yè)。

這不僅僅是一個(gè)研究問題；這是行業(yè)在未來十年需要解決的結(jié)構(gòu)性問題。通過使每一層分離的跨層成本變得可見，τ縮微確保了這一問題不能被推遲。

06.

開放性挑戰(zhàn)

將τ縮微呈現(xiàn)為一個(gè)完成的體系是有誤導(dǎo)性的。若干實(shí)質(zhì)性問題仍然懸而未決，在此一并指出，既為突出正在進(jìn)行的工作，也為邀請合作。

工具鏈與方法論。當(dāng)今的EDA是為一個(gè)面積、時(shí)序和功耗沿三個(gè)獨(dú)立軸優(yōu)化、系統(tǒng)τ僅作為殘差出現(xiàn)的時(shí)代而開發(fā)的。

全面的邏輯折疊要求工具鏈將多個(gè)堆疊裸片視為單一的連續(xù)設(shè)計(jì)實(shí)體——以單元粒度而非模塊粒度進(jìn)行邏輯分割，在統(tǒng)一的成本函數(shù)下跨整個(gè)體積進(jìn)行布局，并在裸片間路徑上執(zhí)行時(shí)序收斂，而在這些路徑中，垂直互連寄生參數(shù)、KOZ排斥區(qū)和晶圓間工藝偏差以傳統(tǒng)2D訓(xùn)練的工具無法充分應(yīng)對的方式相互作用。

初步的內(nèi)部工具已經(jīng)開發(fā)并產(chǎn)出了有用的結(jié)果，方法論細(xì)節(jié)將在未來數(shù)月發(fā)布。一條τ原生的工具鏈——開放的、多物理場的、3D原生的——是未來十年最重要的賦能投資。

晶圓間工藝偏差。LogicFolding鍵合來自可能不同批次——在某些情況下甚至不同節(jié)點(diǎn)——的晶圓。Vth、驅(qū)動電流和互連RC的晶圓間偏差遠(yuǎn)大于晶圓內(nèi)偏差，且最嚴(yán)重地影響時(shí)鐘分配和保持時(shí)間裕度。智能冗余、自適應(yīng)補(bǔ)償和τ感知的簽核流程是應(yīng)對這一挑戰(zhàn)的必要組成部分。

垂直互連開銷。每個(gè)混合鍵合和每個(gè)TSV都會產(chǎn)生有限的電阻和電容懲罰，而TSV的KOZ會排斥標(biāo)準(zhǔn)單元。因此，LogicFolding必須通過以下簡單不等式逐層證明其合理性：

τ_Before (existing signal + wire length reduction) > τ_After (vertical interconnect RC)

對于移動端的關(guān)鍵路徑和存儲，這一閾值已經(jīng)被跨越；該閾值與工作負(fù)載相關(guān)，且隨著鍵合間距的縮小，邊界將持續(xù)移動。

能量。τ是時(shí)間法則，不是焦耳法則。一個(gè)運(yùn)行速度快10倍但功耗也高10倍的超級節(jié)點(diǎn)不違反任何縮微原則，卻超出了電網(wǎng)容量。

因此，τ縮微需要一個(gè)能量伴侶：消除堆棧開銷的內(nèi)存語義互連架構(gòu)、將每比特皮焦耗能降低數(shù)個(gè)數(shù)量級的近封裝/共封裝光學(xué)器件、背面供電、存內(nèi)/近存計(jì)算，以及將τ裕度換回功耗的審慎實(shí)踐（數(shù)據(jù)中心規(guī)模的DVFS——與實(shí)現(xiàn)智能手機(jī)電池續(xù)航的機(jī)制相同）。

重要的是，τ裕度本身在朝該方向分配時(shí)就提供了能量裕度。

基準(zhǔn)測試。行業(yè)當(dāng)前的性能基準(zhǔn)——Linpack、MLPerf、SPEC——是為每個(gè)工作負(fù)載一個(gè)標(biāo)量即可滿足需求的時(shí)代設(shè)計(jì)的。τ縮微的行業(yè)需要τ剖面基準(zhǔn)——暴露系統(tǒng)每一層的主導(dǎo)τ以及該層剩余裕度的向量。主導(dǎo)τ層，根據(jù)定義，就是下一個(gè)投資方向。

07.

六年回顧，十年展望

2020年5月至2026年5月期間，華為半導(dǎo)體設(shè)計(jì)并量產(chǎn)了381顆芯片，服務(wù)于移動、AI、汽車、工業(yè)和基礎(chǔ)設(shè)施市場。在整個(gè)產(chǎn)品組合中，τ縮微論點(diǎn)經(jīng)受住了考驗(yàn)：

• 在器件和電路層，晶體管密度已從155向400+ MTr/mm2（到2031年）提升。

• 在芯片層，LogicFolding在前沿移動SoC上已經(jīng)證明，關(guān)鍵路徑頻率、功耗效率和密度可以在固定的器件節(jié)點(diǎn)上持續(xù)提升。

• 在系統(tǒng)層，Unified Bus和Hi-ONE已經(jīng)證明，數(shù)百微秒的通信τ可以被壓縮至數(shù)百納秒，多機(jī)架AI集群可以表現(xiàn)為單一的一致性機(jī)器。

展望未來，CPU性能核心頻率預(yù)計(jì)到2029年將邁向4GHz及以上，麒麟SoC效率預(yù)計(jì)在三到五年內(nèi)在典型使用下將提升1倍以上，AI硬件集成度預(yù)計(jì)到2035年將增長100倍以上。

超越任何單一產(chǎn)品的更深層主張是方法論層面的。τ縮微是自Dennard以來第一個(gè)為整個(gè)堆棧提供共享優(yōu)化目標(biāo)的縮微原則。

它向工藝技術(shù)人員、電路設(shè)計(jì)師、架構(gòu)師、系統(tǒng)工程師和軟件團(tuán)隊(duì)發(fā)出信號：這些群體現(xiàn)在正在以相同的單位優(yōu)化相同的量，任何單層的改進(jìn)必須傳導(dǎo)至系統(tǒng)τ才算有效。

它也向行業(yè)戰(zhàn)略家和資本配置者表明，下一筆投資應(yīng)跟隨τ而非節(jié)點(diǎn)——競爭性的性能不再要求常駐在光刻技術(shù)的最前沿，而封裝、存儲帶寬和互連架構(gòu)設(shè)計(jì)現(xiàn)在承載著此前僅由前沿邏輯節(jié)點(diǎn)所擁有的戰(zhàn)略權(quán)重。

對于在成長過程中將“摩爾定律”等同于“進(jìn)步”的一代工程師而言，這是一個(gè)困難的轉(zhuǎn)變。

幾何時(shí)代事實(shí)上已經(jīng)結(jié)束；否認(rèn)這一事實(shí)不是可行的策略。通過縮微實(shí)現(xiàn)加速的時(shí)代正在讓位于通過多層電子系統(tǒng)的τ優(yōu)化實(shí)現(xiàn)加速的時(shí)代——而在未來六到十年中以τ為首要目標(biāo)的公司、研究團(tuán)體和生態(tài)系統(tǒng)，將決定此后十年計(jì)算的面貌。

未來十年的工作范圍已經(jīng)劃定。許多開放問題仍然存在，沒有任何單一組織可以獨(dú)自解決——工具鏈、標(biāo)準(zhǔn)、基準(zhǔn)、器件物理和經(jīng)濟(jì)模型都需要超越任何單一公司的貢獻(xiàn)。

因此，本文既是一份來自前線的報(bào)告，也是一份邀請。

前方的路線圖要求苛刻，但方向是明確的。

致謝

本文汲取了華為半導(dǎo)體及其晶圓代工、設(shè)備、EDA和系統(tǒng)合作伙伴生態(tài)系統(tǒng)中數(shù)千名工程師六年工作的成果。作者感謝那些以耐心使這項(xiàng)工作成為可能的客戶。

1. G. E. Moore, "Cramming more components onto integrated circuits," Electronics, vol. 38, no. 8, pp. 114–117, Apr. 1965 (reprinted in Proc. IEEE, vol. 86, no. 1, Jan. 1998).

2. R. H. Dennard et al., "Design of ion-implanted MOSFETs with very small physical dimensions," IEEE J. Solid-State Circuits, vol. 9, no. 5, pp. 256–268, 1974.

3. J. L. Hennessy and D. A. Patterson, "A new golden age for computer architecture," Commun. ACM, vol. 62, no. 2, pp. 48–60, Feb. 2019.

4. M. Horowitz, "Computing's energy problem (and what we can do about it)," ISSCC Dig. Tech. Papers, pp. 10–14, Feb. 2014.

5. International Roadmap for Devices and Systems (IRDS) — Interconnect and More-than-Moore chapters, 2023/2024 update.

6. P. Batude et al., "3D sequential integration: a key enabling technology for heterogeneous co-integration of new functions with CMOS," IEEE J. Electron Devices Soc., vol. 3, no. 3, pp. 205–216, 2015.

來源：芯東西

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